专利名称：非易失性存储装置及编程非易失性存储装置的方法
技术领域：
示例性实施例涉及半导体存储装置，更具体地，涉及非易失性存储装置及编程非易失性存储装置的方法。
背景技术：
半导体存储装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体制造的存储装置。半导体存储装置分为易失性存储装置和非易失性存储装置。在电源关断时易失性存储装置会丢失存储的内容。易失性存储装置包括静态RAM(SRAM)、动态RAM (DRAM)、同步DRAM (SDRAM)等。非易失性存储装置即使是在电源关断时也能够保持所存储的内容。非易失性存储装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM (EPROM)、电可擦除可编程ROM (EEPROM)、闪存装置、相变RAM (PRAM)、磁 RAM (MRAM)、电阻RAM (RRAM)、铁电RAM (FRAM)等。闪存装置粗略地分成NOR型和NAND型。
发明内容
本发明概念的示例性实施例旨在提供非易失性存储装置。在一个实施例中，该非易失性存储装置包括存储单元阵列；页缓冲单元，其经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；参考电流产生单元，配置成产生参考电流信号；页缓冲解码单元，配置成基于所述参考电流信号根据从所述页缓冲单元输出的所述多个组中的每一组的失效位的数目顺序地输出电流；模拟位计数单元，配置成基于所述参考电流信号对从所述页缓冲解码单元顺序输出的电流进行计数；数字加法单元，配置成计算所述模拟位计数单元的计数结果的累加和；成功/失败检查单元，配置成根据所述数字加法单元的计算结果输出成功信号或失败信号；以及控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。根据至少一个示例性实施例，所述页缓冲单元包括与多条页缓冲信号线连接的多个页缓冲器，所述多个页缓冲器形成多个多级结构，所述多个多级结构中每一个多级结构中的页缓冲器共同电连接到所述多条页缓冲信号线中的一条页缓冲信号线。根据至少一个示例性实施例，所述多个多级结构中的至少一级中的页缓冲器在校验读取期间电连接到所述多条页缓冲信号线。根据至少一个示例性实施例，所述多个页缓冲器以所述至少一级为单位顺序地电连接到所述多条页缓冲信号线。根据至少一个示例性实施例，所述多个页缓冲器中的每一个包括数据锁存器，其连接到所述多条位线中的一条特定位线；计数锁存器，配置成独立于所述数据锁存器进行操作并且对存储在所述数据锁存器中的数据进行存储；第一晶体管，配置成响应于存储在所述计数锁存器中的数据进行操作并且其第一节点被提供第一地电压；以及第二晶体管，配置成响应于来自所述控制单元的转移信号进行操作并且连接在所述第一晶体管的第二节点和所述多条页缓冲信号线中的一条特定页缓冲信号线之间。根据至少一个示例性实施例，所述页缓冲解码单元配置成顺序地产生所述电流，每一个所述电流的量与所述多个组中每一组中的失效位的数目相对应。根据至少一个示例性实施例，所述页缓冲解码单元配置成作为电流吸收器进行操作。根据至少一个示例性实施例，所述页缓冲解码单元包括多个第三晶体管，分别连接到所述多条页缓冲信号线并且配置成响应于预充电信号将所述多条页缓冲信号线预充电到第一电源电压；多个第四晶体管，配置成分别响应于所述多条页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；多个第五晶体管，配置成响应于所述参考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；以及解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线。根据至少一个示例性实施例，所述参考电流产生单元包括差分放大器，配置成接收参考电压和第一电压并且输出输出电压；反馈可变电阻器，配置成响应于所述输出电压和第二电源电压输出所述第一电压；以及参考电流信号发生器，配置成根据所述输出电压分割第三电源电压以产生所述参考电流信号。
根据至少一个示例性实施例，所述反馈可变电阻器包括第一反馈晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供第二电源电压；以及可变电阻器，其连接在所述第一反馈晶体管的第二节点和第一地节点之间。根据至少一个示例性实施例，所述可变电阻器包括并联连接的多个电阻器块，所述多个电阻器块中的每一块包括电阻器和响应于所述控制单元进行操作的选择晶体管。根据至少一个示例性实施例，所述参考电流信号发生器包括第一参考晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供所述第三电源电压；第二参考晶体管，其栅极被提供第四电源电压并且其第一节点被提供第三地电压；第三参考晶体管，其连接在所述第一参考晶体管的第二节点和所述第二参考晶体管的第二节点之间；以及信号线，所述第一参考晶体管的第二节点和所述第三参考晶体管的栅极共同连接到该信号线并且该信号线输出所述参考电流信号。根据至少一个示例性实施例，所述参考电流产生单元还包括配置成将最大电流信号提供给所述模拟位计数单元的最大电流信号发生器，所述模拟位计数单元配置成响应于所述最大电流信号来对其中消耗的最大电流的量进行控制。根据至少一个示例性实施例，所述最大电流信号发生器包括第一最大晶体管，配置成响应于所述参考电流信号进行操作；第二最大晶体管，其连接在所述第一最大晶体管的第一节点和第二地节点之间并且其栅极被提供第五电源电压；第三最大晶体管，其第一节点和栅极共同连接到所述第一最大晶体管的第二节点；第四最大晶体管，配置成响应于最大电流使能信号进行操作并且连接在所述第三最大晶体管和电源节点之间；第五最大晶体管，配置成响应于所述最大电流使能信号进行操作并且连接在所述第三最大晶体管的栅极和第三地节点之间；以及信号线，其连接到所述第三最大晶体管的栅极并且输出所述最大电流信号。根据至少一个示例性实施例，所述参考电流产生单元配置成调节所述参考电流信号的电平。根据至少一个示例性实施例，所述模拟位计数单元包括电流反射镜，配置成对从所述页缓冲解码单元输出的每个电流进行镜像以输出多个镜像电流；以及多个计数器，所述多个计数器中的每一个包括吸收电路和差分放大器，所述吸收电路配置成接收所述多个镜像电流中的一个特定镜像电流，并且所述差分放大器配置成对与从所述页缓冲解码单元输出的每个电流相对应的电压和所述吸收电路的电压进行比较并输出比较结果。根据至少一个示例性实施例，所述多个计数器的吸收电路包括分别连接在第四地节点和所述电流反射镜的输出节点之间的吸收晶体管。根据至少一个示例性实施例，在所述多个计数器中所述吸收晶体管的尺寸彼此不同。根据至少一个示例性实施例，被所述多个计数器的吸收电路泄出的电流的量彼此不同。根据至少一个示例性实施例，所述模拟位计数单元包括参考负载电路，配置成从页缓冲解码单元输出的每个电流泄出第一电流；多个负载电路，配置成分别从所述多个镜像电流中泄出与所述第一电流相同量的电流。根据至少一个示例性实施例，所述电流反射镜还包括配置成响应于最大电流信号分别控制所述多个镜像电流的最大量的多个晶体管。根据至少一个示例性实施例，所述数字加法单元包括解码器，配置成将所述模拟位计数单元的输出转换成特定数字系统的数字值并且输出所述数字值；锁存器；以及数 字加法器，配置成将存储在所述锁存器中的值与所述数字值相加并且输出相加的值。所述相加的值存储在所述锁存器中，并且将存储在所述锁存器中的值提供给所述成功/失败检查单元。根据至少一个示例性实施例，所述成功/失败检查单元包括旁路寄存器，配置成存储旁路值；以及比较器，配置成在所述数字加法单元的输出值超过所述旁路值时输出所述失败信号，并且在所述数字加法单元的输出值等于或小于所述旁路值时输出所述成功信号。根据至少一个示例性实施例，所述控制单元配置成在所述成功信号被激活时结束所述编程操作。根据至少一个示例性实施例，在校验读取期间，对要编程到第一编程状态的存储单元和要编程到第二编程状态的存储单元一起进行校验，当被编程到所述第一编程状态的存储单元在被编程到所述第二编程状态的存储单元之前编程成功时，所述控制单元结束对所述第一编程状态的校验读取并且继续对所述第二编程状态的校验读取。根据至少一个示例性实施例，所述模拟位计数单元配置成在要编程到所述第一和第二编程状态的存储单元在校验读取期间一起被校验时，对被编程到所述第一编程状态的存储单元的校验读取结果进行计数。所述模拟位计数单元配置成在要编程到所述第二编程状态的存储单元在校验读取期间被校验时，对要编程到所述第二编程状态的存储单元的校验读取结果进行计数根据至少一个示例性实施例，在所述模拟位计数单元执行所述计数期间向所述存储单元阵列提供编程电压。本发明概念的另一些示例性实施例旨在提供一种非易失性存储装置，其包括存储单元阵列；页缓冲单元，其经由多条位线与所述存储单元阵列连接，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；页缓冲解码单元，配置成在第一校验模式期间根据从所述页缓冲单元输出的多个组中的每一组的失效位的数目来顺序地输出电流，并且在第二校验模式期间根据从所述页缓冲单元输出的多个组中的每一组的失效位的数目来顺序地输出进位信号以及和信号；模拟位计数单元，配置成对从所述页缓冲解码单元顺序输出的电流顺序地进行计数；数字加法单元，配置成在所述第一校验模式期间计算所述模拟位计数单元的计数结果的累加和，以及在所述第二校验模式期间计算所述和信号的累加和；成功/失败检查单元，配置成在所述第一校验模式期间根据所述数字加法单元的计算结果输出成功信号或失败信号，并且在所述第二校验模式期间根据所述数字加法单元的计算结果和所述进位信号输出所述成功信号或失败信号；以及控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。根据至少一个示例性实施例，根据从最低有效位页开始的待编程的页的顺序激活所述第一校验模式或第二校验模式。根据至少一个示例性实施例，当数据被编程到最高有效位页时激活所述第二校验模式，并且当数据被编程到不是所述最高有效位页的一页时激活所述第一校验模式。根据至少一个示例性实施例，当执行I-步编程或粗编程时激活所述第一校验模式，并且当执行精编程时激活所述第二校验模式。
根据至少一个示例性实施例，所述页缓冲解码单元包括多个第三晶体管，连接到多条页缓冲信号线并且配置成分别将所述多条页缓冲信号线预充电到第一电源电压；多个第四晶体管，配置成分别响应于所述多个页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；多个第五晶体管，配置成响应于参考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线；以及波纹和进位计算器，配置成根据所述多个第四晶体管的栅极电压输出所述进位信号和所述和信号。根据至少一个示例性实施例，所述波纹和进位计算器配置成当所述多个组中的每一组中存在一个失效位时激活所述和信号，并且当所述多个组中的每一组中存在两个或更多失效位时激活所述进位信号。一种编程非易失性存储装置的方法包括步骤向被选字线施加第一编程电压；向所述被选字线施加第一校验电压，以检测要编程到第一状态的存储单元中编程成功的第一存储单元和编程失败的第二存储单元；对所述第一存储单元禁止编程并且向所述被选字线施加第二编程电压；以及将要编程到所述第一状态的存储单元处理为编程成功。根据至少一个示例性实施例，该方法还包括步骤在向所述被选字线施加所述第二编程电压时计数所述第二存储单元的数目；以及在所述第二存储单元的数目超过旁路值时向所述被选字线施加所述第一校验电压以检测所述第一和第二存储单元。根据至少一个示例性实施例，该方法还包括步骤向所述被选字线施加第二校验电压，以检测要编程到第二状态的存储单元中编程成功的第三存储单元和编程失败的第四存储单元。当所述第一存储单元被禁止编程时对所述第三存储单元禁止编程。根据至少一个示例性实施例，所述处理所述存储单元的步骤包括对所述第二存储单元禁止编程。所述方法还包括步骤向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元，对所述第三存储单元禁止编程以及向所述被选字线施加第三编程电压；以及将要编程到所述第二状态的存储单元处理为编程成功。根据至少一个示例性实施例，所述方法还包括步骤在向所述被选字线施加所述第三编程电压时计数所述第四存储单元的数目；以及在所述第四存储单元的数目超过旁路值时向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元。一种编程非易失性存储装置的方法包括步骤向被选字线施加编程电压；向所述被选字线施加校验电压；根据所述校验电压的施加来存储校验结果；根据编程执行方式选择第一校验模式或第二校验模式；以及根据所选校验模式确定编程成功或编程失败。根据至少一个示例性实施例，当执行I-步编程或粗编程时选择所述第一校验模式。当执行精编程时选择所述第二校验模式。根据至少一个示例性实施例，当执行最低有效位编程或中间有效位编程时选择所述第一校验模式，并且当执行最高有效位编程时选择所述第二校验模式。根据至少一个示例性实施例，所述编程电压逐渐增加，当所述编程电压的增量超过参考值时选择所述第一校验模式，并且当所述编程电压的增量等于或小于所述参考值时选择所述第二校验模式。根据至少一个示例性实施例，当选择所述第一校验模式时，所述确定编程成功或编程失败的步骤包括产生与编程失败的存储单元的数目相对应的电流，并且将所产生的电流解码成数字值；以及将该数字值与旁路值进行比较，并且根据比较结果确定编程成功或编程失败。根据至少一个示例性实施例，当选择所述第二校验模式时，所述确定编程成功或编程失败的步骤包括根据所述校验结果产生和信号和进位信号；当所述进位信号被激活时确定所述编程失败；以及将所述和信号的激活的数目与旁路值比较，并且在所述进位信号被去激活时根据比较结果确定编程成功或编程失败。 一种存储器系统，包括非易失性存储装置；以及控制器，配置成使用纠错代码纠正来自所述非易失性存储装置的读出数据的错误。该非易失性存储装置包括存储单元阵列；页缓冲单元，其经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取结果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果；参考电流产生单元，配置成产生参考电流信号；页缓冲解码单元，配置成基于所述参考电流信号根据从所述页缓冲单元输出的所述多个组中的每一组的失效位的数目顺序地输出电流；模拟位计数单元，配置成基于所述参考电流信号对从所述页缓冲解码单元顺序输出的电流进行计数；数字加法单元，配置成计算所述模拟位计数单元的计数结果的累加和；成功/失败检查单元，配置成根据所述数字加法单元的计算结果输出成功信号或失败信号；以及控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。本发明提供处理多个编程单元的成功/失败信息的模拟以及数字并用计数器以及其操作方法。通过适用根据本发明的计数器以及操作方法，被计数的失效位的数目的范围增加，可以提高编程成功/失败检查速度。并且，与单独的模拟或数字计数器相比，可以构成具有小面积的计数器，能够提供具有更快的编程速度以及更高的集成度的非易失性存储装置。
图I是示出了根据本发明概念的第一实施例的非易失性存储装置的框图；图2是示出了根据本发明概念的存储单元阵列的示意图；图3示出了根据本发明概念的页缓冲单元的实施例；图4是示出了根据本发明概念的页缓冲解码单元的第一实施例的电路图；图5是示出了根据本发明概念的电流产生单元的第一实施例的电路图；图6是示出了根据本发明概念的模拟位计数单元的第一实施例的电路图；图7是示出了根据本发明概念的数字加法单元的框图；图8是示出了根据本发明概念的成功/失败检查单元的实施例的框图9是示出了根据本发明概念的页缓冲解码单元和模拟位计数单元的一部分的示意图；图10是示出了根据本发明概念的非易失性存储装置的控制信号的一部分的时序图；图11示出了根据本发明概念的吸收晶体管的尺寸以及页缓冲解码单元和模拟位计数单元的操作的第一实施例；图12示出了根据本发明概念的吸收晶体管的尺寸以及页缓冲解码单元和模拟位计数单元的操作的第二实施例；图13示出了提供多个分辨率的吸收晶体管的实施例；
图14是示出了对编程失败的存储单元的数目进行计数的第一实施例的时序图；图15是示出了对编程失败的存储单元的数目进行计数的第二实施例的时序图；图16是示了出根据本发明概念的编程方法的第一实施例的流程图；图17是示出了图16的步骤S140所示的产生电流和将产生的电流解码成数字值的流程图；图18是示出了本发明概念的编程方法的第一实例的时序图；图19是示出了本发明概念的编程方法的第二实例的时序图；图20是示出了图I所示的电流产生单元150和控制单元190的操作方法实例的流程图；图21是示出了根据本发明概念的电流产生单元的第二实施例的电路图；图22是示出了根据本发明概念的模拟位计数单元的第二实施例的电路图；图23是示出了根据本发明概念的模拟位计数单元的第三实施例的电路图；图24是示出了根据本发明概念的模拟位计数单元的第四实施例的电路图；图25是示出了根据本发明概念的编程方法的第二实施例的流程图；图26是示了出根据本发明概念的编程方法的第三实施例的流程图；图27是示出了根据本发明概念的第二实施例的非易失性存储装置的框图；图28示出了图27所示的页缓冲解码单元；图29是示出了图28所示的波纹和进位计算器的框图；图30是示出了根据本发明概念的编程到存储单元的逻辑状态的第一实施例的图示；图31是示出了根据本发明概念的校验方法的第一实施例的流程图；图32是示出了根据本发明概念的编程到存储单元的逻辑状态的第二实施例的图示；图33是示出了根据本发明概念的校验方法的第二实施例的流程图；图34是示出了根据本发明概念的计数器的第一实施例的框图；图35是示出了图34所示的计数器的操作方法的流程图；图36是示出了根据本发明概念的计数器的第二实施例的框图；图37是示出了图36所示的计数器的操作方法的流程图；图38是示出了根据本发明概念的计数器的第三实施例的框图；图39是示出了图38所示的计数器400的操作方法的流程图40是示出了根据本发明概念的示例性实施例的存储器系统的框图；图41是示出了图40中的存储器系统的应用的框图；图42是示出了包含图41所示存储器系统的计算系统的框图。
具体实施例方式现在将参照示出了示例性实施例的附图更加充分地描述示例性实施例。然而，示例性实施例可以按照多种不同的形式具体实现，而不应当理解为限于文中阐述的实施例，而是，提供这些实施例以便使得本公开是彻底和完整的，并且将向本领域的普通技术人员完整地传达示例性实施例的概念。
术语“被选位线”或“多条被选位线”可用于表示在多条位线中与要编程或读取的单元晶体管连接的一条或多条位线。术语“未选位线”或“多条未选位线”可用于表示在多条位线中连接到要禁止编程或禁止读取的单元晶体管的一条或多条位线。术语“被选串选择线”可用于表示在多条串选择线中与包含要编程或读取的单元晶体管的单元串连接的串选择线。术语“未选串选择线”或“多条未选串选择线”可用于表示在多条串选择线中除了所述被选串选择线之外的一条或多条剩余串选择线。术语“被选串选择晶体管”可用于表示与被选串选择线连接的串选择晶体管。术语“未选串选择晶体管”可用于表示与一条或多条未选串选择线连接的串选择晶体管。术语“被选地选择线”可用于表示多个地选择线中与包含要编程或读取的单元晶体管的单元串连接的地选择线。术语“未选地选择线”可用于表示多个地选择线中除了被选地选择线之外的一条或多条剩余地选择线。术语“被选地选择晶体管”可用于表示与被选地选择线连接的地选择晶体管。术语“未选地选择晶体管”可用于表示与一条或多条未选地选择线连接的地选择晶体管。术语“未选字线”可用于表示多条字线中与要编程或读取的单元晶体管连接的字线。术语“未选字线”可用于表示多条字线中除了被选字线之外的一条或多条剩余字线。术语“被选存储单元”或“多个被选存储单元”可用于表示多个存储单元中要编程或读取的存储单元。术语“未选存储单元”或“多个未选存储单元”可用于表示多个存储单元中除了被选存储单元或多个被选存储单元之外的一个或多个剩余存储单元。术语“页”可用于表示对于读和写来说最小的存储单元基础。当将k个位写入存储单元时，单个页可包括从最低有效页到最高有效页的k个页。术语“最低有效页”可用于表示包含具有多层单元的特定页的最低有效位的页。术语“中间有效页”可用于表示包含具有多层单元的特定页的中间有效位的页。术语“最高有效页”可用于表示具有多层单元的特定页的最高有效位的页。本发明概念的实施例可参照NAND闪存装置来进行描述。然而，本发明概念不限于NAND闪存装置。本发明概念可应用于各种非易失性存储装置，例如EEPR0M、N0R闪存装置、PRAM、MRAM、RRAM 和 FRAM。图I是示出了根据本发明概念的第一实施例的非易失性存储装置100的框图。参考图1，非易失性存储装置100可以包括存储单元阵列105、地址解码单元110、页缓冲单元120、数据输入/输出单元130、页缓冲解码单元140、电流产生单元150、模拟位计数单元160、数字加法单元170、成功/失败检查单元180和控制单元190。存储单元阵列105可以包含多个存储单元。例如，存储单元阵列105可以包含在行方向和列方向上排列的多个单元串。存储单元阵列105的多个存储单元中的每个可存储一个或多个位。地址解码单元110可经由字线WL、串选择线SSL和地选择线GSL耦合到存储单元阵列105。地址解码单元110可配置成响应于控制单元190的控制进行操作。地址解码单元110可从外部装置接收地址ADDR。地址解码单元110可配置成解码所接收的地址。
页缓冲单元120可经由位线BL耦合到存储单元阵列105并且经由数据线DL耦合到数据输入/输出单元130。页缓冲单元120可响应于控制单元190的控制进行操作。页缓冲单元120可以从数据输入/输出单元130接收数据以将其写入存储单元阵列105。页缓冲单元120可以从存储单元阵列105读取数据以将其输出到数据输入/输出单元130。页缓冲单元120可从存储单元阵列105的第一存储区域读取数据以将其存储在存储单元阵列105的第二存储区域。页缓冲单元120可以执行回复制操作。页缓冲单元120可以将页缓冲信号PBS输出到页缓冲解码单元140。页缓冲单元120可以响应于来自控制单元190的转移信号PF输出校验读取结果的信息作为所述页缓冲信号PBS。页缓冲单元120可以响应于转移信号PF通过多次来输出校验读取结果。数据输入/输出单元130可以通过数据线DL耦合到页缓冲单元120。数据输入/输出单元130可以响应于控制单元190进行操作。数据输入/输出单元130可以与外部装置交换数据。数据输入/输出单元130可以从外部装置接收数据以将其传送到页缓冲单元120。数据输入/输出单元130可以从页缓冲单元120接收数据以将其传送到外部装置。页缓冲解码单元140可以响应于来自控制单元190的解码器使能信号nDEN和解码器预充电信号nDPRE进行操作。页缓冲解码单元140可以从页缓冲单元120接收页缓冲信号PBS并且从电流产生单元150接收参考电流信号RCS和最大电流信号MCS。页缓冲解码单元140可以从所接收的页缓冲信号PBS检测失效位以输出检测结果作为解码器输出信号 DOUT。页缓冲解码单元140可以检测来自页缓冲信号PBS中的失效位的数目。页缓冲解码单元140可以输出大小与参考电流RC的倍数相对应的电流作为解码器输出信号D0UT。该倍数可对应于所检测到的失效位的数目。当页缓冲信号PBS表示两个失效位时，页缓冲解码单元140可以输出大小与参考电流RC的两倍相对应的电流作为解码器输出信号D0UT。参考电流RC可以是当参考电流信号RCS施加于正常晶体管的栅极时流过该正常晶体管的电流。电流产生单元150可以响应于来自控制单元190的参考电压VREF、参考电流使能信号RCEN、最大电流使能信号nMCEN和电流选择信号COS进行操作。电流产生单元150可以响应于参考电流使能信号RCEN、参考电压VREF和反相的参考电流使能信号nRCEN产生参考电流信号RCS。电流产生单元150可以响应于参考电流信号RCS和最大电流使能信号nMCEN产生最大电流信号MCS。可以将参考电流信号RCS提供给页缓冲解码单元140和模拟位计数单元160。参考电流信号RCS可以对应于在页缓冲信号PBS表示单个失效位时解码输出信号DOUT的状态。最大电流信号MCS可以传送到模拟位计数单元160。最大电流信号MCS可对应于在模拟位计数单元160中流动的电流的最大量。模拟位计数单元160可以响应于来自控制单元190的负载使能信号LEN和计数使能信号CEN进行操作。模拟位计数单元160可以从页缓冲解码单元140接收解码输出信号DOUT并且从电流产生单元150接收参考电流信号RCS和最大电流信号MCS。模拟位计数单元160可以对解码输出信号DOUT进行计数(例如，模拟计数)并且输出计数结果OUT。模拟位计数单元160可以使用参考电流信号RCS对解码输出信号DOUT进行计数。例如，模拟位计数单元160可以使用参考电流信号RCS来计数解码输出信号DOUT是参考电流RC的多少倍。模拟位计数单元160可以响应于控制最大电流信号MCS来控制最大电流的量。例如，最大电流的量可以是最大电流信号MCS施加于正常晶体管的栅极时流过该正常晶体管的电流量。数字加法单元170可以响应于来自控制单元190的锁存信号CL和复位信号RST进行操作。数字加法单元170可以从模拟位计数单元160接收计数结果OUT。数字加法单元170可以将计数结果OUT数字化并存储数字化的结果。数字加法单元170可以对来自模拟 位计数单元160的多个输出信号进行数字化并且计算这些数字化值的累计和。所存储的值可以作为失效位信号FBS输出。失效位信号FBS可以表示校验读取结果的失效位的数目。失效位信号FBS可以是数字值。成功/失败检查单元180可以响应于控制单元190进行操作。成功/失败检查单元180可以从数字加法单元170接收失效位信号FBS。成功/失败检查单元180可以基于所接收的失效位信号FBS输出成功信号PASS和失败信号FAIL。当失效位信号FBS表示小于或等于特定值的值时，成功/失败检查单元180可以输出成功信号PASS。当失效位信号 FBS表示大于特定值的值时，成功/失败检查单元180可以输出失败信号FAIL。控制单元190可以控制非易失性存储装置100的各种操作。例如，来自控制单元190的信号路径示为虚线。控制单元190可以响应于来自外部装置的控制信号CTRL进行操作。控制单元190可以从成功/失败检查单元180接收成功信号PASS或失败信号FAIL。当接收成功信号PASS时，控制单元190可以确定编程成功。当接收失败信号FAIL时，控制单元190可以确定编程失败。图2是示出了根据本发明概念的存储单元阵列105的示意图。参考图2，多个存储单元MCS可以串联耦合以构成多个串。串选择晶体管SST和地选择晶体管GST可以与所述多个串的每个节点耦合。串选择线SSL可以与串选择晶体管SST的栅极耦合。地选择线可以与地选择晶体管GST的栅极耦合。公共源极线CSL可以与地选择晶体管GST的源极耦合。字线WLl至WLi可以分别与在列方向上排列的多个存储单元MCS的控制栅耦合。位线BLl至BLr可以与串选择晶体管SST耦合。在校验读取期间，可以将电源电压VCC充电到位线BLl至BLr。校验电压可以施加于选择字线，高电压可以施加于串选择线SSL、地选择线GSL和未选字线。地电压VSS可以施加于公共源极线CSL。与未选字线、串选择晶体管SST和地选择晶体管GST耦合的存储单元可以导通。与被选字线耦合的存储单元可以导通或关断。当被选存储单元的阈值电压高于校验电压时，被选存储单元可以导通。因此，与被选存储单元耦合的位线可以是浮动的并且保持所充电的电源电压VCC。当被选存储单元的阈值电压低于校验电压时，被选存储单元可以导通。因此，与被选存储单元耦合的位线可以经由公共源极线CSL接地。
与编程成功的存储单元耦合的位线可以具有地电压VSS以表示逻辑低。与编程失败的存储单元耦合的位线可以具有电源电压VCC以表示逻辑高。位线BLl至BLr的电压(或逻辑状态)在下面的表I中示出。表I
编程成功编程失败位线SI图3示出了根据本发明概念的页缓冲单元120的实施例。参考图I和图3，页缓冲单元120包括多个页缓冲器PBl至PBr。多个页缓冲器PBl至PBr可以构成多个分级结构 Hl至Hk。第一至第η页缓冲器PBl至PBn可以构成第一分级结构HI。第ο至第r页缓冲器PBo至PBr可以构成第k分级结构Hk。每个分级结构中页缓冲器的数目可以是相同的。每个分级结构中的页缓冲器可以相互耦合。例如，第一至第η页缓冲器PBl至PBn可以通过WIRED-OR结构耦合以在第一分级结构Hl中输出第一页缓冲信号PBS I。第0至第r页缓冲器PBo至PBr可以通过WIRED-OR结构耦合以输出第k页缓冲信号PBSk。页缓冲器PBl至PBr中的每一个可以包括第一锁存器LI、第二锁存器L2、第一晶体管Tl和第二晶体管T2。第一和第二锁存器LI和L2可以与位线BLl至BLr中的对应的一个耦合。例如，第一页缓冲器PBl的第一和第二锁存器LI和L2可以与第一位线BL I耦合。第η页缓冲器PBn的第一和第二锁存器LI和L2可以与第η位线BLn耦合。第r页缓冲器PBr的第一和第二锁存器LI和L2可以与第r位线BLr耦合。第一锁存器LI可以是存储待编程的数据、读取结果和校验读取结果的数据锁存器。第一锁存器LI可以与数据线DL耦合。第二锁存器L2可以独立于第一锁存器LI进行操作。第二锁存器L2可以存储校验读取结果。第二锁存器L2可以将所存储的值反相并且将它们传送到第一晶体管Tl的栅极。第一晶体管Tl可以响应于第二锁存器中存储的值进行操作。第一晶体管的一个节点可以被提供地电压VSS，第一晶体管的另一个节点可以耦合到第二晶体管T2。第二晶体管T2可以响应于转移信号PFl至PFn进行操作。第二晶体管T2的一个节点可以耦合到第一晶体管Tl，第二晶体管T2的另一节点可以输出第一至第k页缓冲信号PBSl 至 PBSk。当执行校验读取时，校验读取结果被存储在页缓冲器PBl至PBr中。根据校验读取结果，页缓冲器PBl至PBr可以输出第一至第k页缓冲信号PBSl至PBSk。例如，页缓冲器PBl至PBr可以以第一级STAGEl至第η级STAGEn的顺序，顺序地输出第一至第k页缓冲信号PBSl至PBSk。当第一转移信号PFl被激活时，第一级STAGEl的页缓冲器PBl和PBo可以输出第一至第k页缓冲信号PBSl至PBSk。当第η转移信号PFn被激活时，第η级STAGEn的页缓冲器PBn和PBr可以输出第一至第k页缓冲信号PBSl至PBSk。如表I中所公开的，与编程失败的存储单元耦合的位线表示逻辑低，与编程成功的存储单元耦合的位线表示逻辑高。位线BLl至BLr的逻辑值可以存储在页缓冲器PBl至PBr 中。第一页缓冲器PBl的第二锁存器L2可以将所存储的值的反相值输出到第一晶体管Tl的栅极。当与第一页缓冲器PBl相对应的存储单元是编程失败的存储单元时，第二锁存器L2可以输出逻辑高到第一晶体管Tl的栅极。也就是说，第一晶体管Tl导通。当与第一页缓冲器PBl相对应的存储单元是编程成功的存储单元时，第二锁存器L2可以输出逻辑低到第一晶体管Tl的栅极。也就是说，第一晶体管Tl关断。当第一页缓冲器PBl对应于编程失败的存储单元并且第一转移信号PFl被激活时，第一页缓冲器PBl可以输出地电压(或逻辑低)作为第一页缓冲信号PBS1。当第一页缓冲器PBl对应于编程成功的存储单元并且第一转移信号PFl被激活时，第一页缓冲器PBl可以使第一页缓冲信号PBSl是浮动的。第一页缓冲器PBl可以根据对应于第一页缓冲器PBl的存储单元是编程成功的还是编程失败的，输出地电压(或逻辑低)作为第一页缓冲信号PBSl或使第一页缓冲信号PBSl是浮动的。其它页缓冲器PB2至PBr可以按照与第一页缓冲器PBl相同的方式进行操作。根 据校验读取结果的页缓冲信号PBSl至PBSk在下面的表2中示出。表权利要求
1.一种非易失性存储装置，包括 存储单元阵列； 页缓冲単元，经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取結果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果； 參考电流产生单元，配置成产生參考电流信号； 页缓冲解码单元，配置成基于所述參考电流信号根据从所述页缓冲单元输出的所述多个组中的每ー组的失效位的数目顺序地输出电流； 模拟位计数单元，配置成基于所述參考电流信号对从所述页缓冲解码単元顺序输出的电流进行计数； 数字加法単元，配置成计算所述模拟位计数单元的计数结果的累加和； 成功/失败检查単元，配置成根据所述数字加法単元的计算结果输出成功信号或失败信号；以及 控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。
2.权利要求I的非易失性存储装置，其中所述页缓冲单元包括与多条页缓冲信号线连接的多个页缓冲器， 其中所述多个页缓冲器形成多个多级结构； 其中所述多个多级结构中每ー个多级结构中的页缓冲器共同电连接到所述多条页缓冲信号线中的一条页缓冲信号线。
3.权利要求2的非易失性存储装置，其中所述多个多级结构中的至少ー级中的页缓冲器在校验读取期间电连接到所述多条页缓冲信号线。
4.权利要求3的非易失性存储装置，其中所述多个页缓冲器以所述至少ー级为单位顺序地电连接到所述多条页缓冲信号线。
5.权利要求2的非易失性存储装置，其中所述多个页缓冲器中的每ー个包括 数据锁存器，连接到所述多条位线中的一条特定位线； 计数锁存器，配置成独立于所述数据锁存器进行操作并且对存储在所述数据锁存器中的数据进行存储； 第一晶体管，配置成响应于存储在所述计数锁存器中的数据进行操作并且其第一节点被提供第一地电压；以及 第二晶体管，配置成响应于来自所述控制单元的转移信号进行操作并且连接在所述第一晶体管的第二节点和所述多条页缓冲信号线中的一条特定页缓冲信号线之间。
6.权利要求I的非易失性存储装置，其中所述页缓冲解码単元配置成顺序地产生所述电流，每ー个所述电流的量与所述多个组中每ー组中的失效位的数目相对应。
7.权利要求I的非易失性存储装置，其中所述页缓冲解码単元配置成作为电流吸收器进行操作。
8.权利要求I的非易失性存储装置，其中所述页缓冲解码単元包括 多个第三晶体管，分别连接到所述多条页缓冲信号线并且配置成响应于预充电信号将所述多条页缓冲信号线预充电到第一电源电压； 多个第四晶体管，配置成分别响应于所述多条页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压； 多个第五晶体管，配置成响应于所述參考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接；以及 解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线。
9.权利要求I的非易失性存储装置，其中所述參考电流产生単元包括 差分放大器，配置成接收參考电压和第一电压并且输出输出电压； 反馈可变电阻器，配置成响应于所述输出电压和第二电源电压输出所述第一电压；以及 參考电流信号发生器，配置成根据所述输出电压分割第三电源电压以产生所述參考电流ィ目号。
10.权利要求9的非易失性存储装置，其中所述反馈可变电阻器包括 第一反馈晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供第二电源电压；以及 可变电阻器，连接在所述第一反馈晶体管的第二节点和第一地节点之间。
11.权利要求10非易失性存储装置，其中所述可变电阻器包括并联连接的多个电阻器块， 其中所述多个电阻器块中的每ー块包括电阻器和响应于所述控制单元进行操作的选择晶体管。
12.权利要求9非易失性存储装置，其中所述參考电流信号发生器包括 第一參考晶体管，配置成响应于所述输出电压进行操作并且其第一节点被提供所述第三电源电压； 第二參考晶体管，其栅极被提供第四电源电压并且其第一节点被提供第三地电压；第三參考晶体管，连接在所述第一參考晶体管的第二节点和所述第二參考晶体管的第ニ节点之间；以及 信号线，所述第一參考晶体管的第二节点和所述第三參考晶体管的栅极共同连接到该信号线并且该信号线输出所述參考电流信号。
13.权利要求9的非易失性存储装置，其中所述參考电流产生单元还包括配置成将最大电流信号提供给所述模拟位计数单元的最大电流信号发生器， 其中所述模拟位计数单元配置成响应于所述最大电流信号来对其中消耗的最大电流的量进行控制。
14.权利要求13的非易失性存储装置，其中所述最大电流信号发生器包括 第一最大晶体管，配置成响应于所述參考电流信号进行操作； 第二最大晶体管，连接在所述第一最大晶体管的第一节点和第二地节点之间并且其栅极被提供第五电源电压； 第三最大晶体管，其第一节点和栅极共同连接到所述第一最大晶体管的第二节点； 第四最大晶体管，配置成响应于最大电流使能信号进行操作并且连接在所述第三最大晶体管和电源节点之间； 第五最大晶体管，配置成响应于所述最大电流使能信号进行操作并且连接在所述第三最大晶体管的栅极和第三地节点之间；以及 信号线，连接到所述第三最大晶体管的栅极并且输出所述最大电流信号。
15.权利要求I的非易失性存储装置，其中所述參考电流产生単元配置成调节所述參考电流信号的电平。
16.权利要求I的非易失性存储装置，其中所述模拟位计数单元包括 电流反射镜，配置成对从所述页缓冲解码单元输出的每个电流进行镜像以输出多个镜像电流；以及多个计数器， 其中所述多个计数器中的每ー个包括 吸收电路，配置成接收所述多个镜像电流中的ー个特定镜像电流；以及差分放大器，配置成对与从所述页缓冲解码单元输出的每个电流相对应的电压和所述吸收电路的电压进行比较，并且输出比较結果。
17.权利要求16的非易失性存储装置，其中所述多个计数器的吸收电路包括分别连接在第四地节点和所述电流反射镜的输出节点之间的吸收晶体管。
18.权利要求17的非易失性存储装置，其中在所述多个计数器中所述吸收晶体管的尺寸彼此不同。
19.权利要求16的非易失性存储装置，其中被所述多个计数器的吸收电路泄出的电流的量彼此不同。
20.权利要求16的非易失性存储装置，其中所述模拟位计数单元包括 參考负载电路，配置成从页缓冲解码单元输出的每个电流泄出第一电流； 多个负载电路，配置成分别从所述多个镜像电流中泄出与所述第一电流相同量的电流。
21.权利要求16的非易失性存储装置，其中所述电流反射镜还包括配置成响应于最大电流信号分别控制所述多个镜像电流的最大量的多个晶体管。
22.权利要求I的非易失性存储装置，其中所述数字加法単元包括 解码器，配置成将所述模拟位计数单元的输出转换成特定数字系统的数字值并且输出所述数字值； 锁存器；以及 数字加法器，配置成将存储在所述锁存器中的值与所述数字值相加并且输出相加的值； 其中所述相加的值存储在所述锁存器中， 其中将存储在所述锁存器中的值提供给所述成功/失败检查単元。
23.权利要求I的非易失性存储装置，其中所述成功/失败检查単元包括 旁路寄存器，配置成存储旁路值；以及 比较器，配置成在所述数字加法単元的输出值超过所述旁路值时输出所述失败信号，并且在所述数字加法単元的输出值等于或小于所述旁路值时输出所述成功信号。
24.权利要求I的非易失性存储装置，其中所述控制単元配置成在所述成功信号被激活时结束所述编程操作。
25.权利要求I的非易失性存储装置，其中在校验读取期间，对要编程到第一编程状态的存储单元和要编程到第二编程状态的存储单元一起进行校验， 其中当被编程到所述第一编程状态的存储单元在被编程到所述第二编程状态的存储単元之前編程成功时，所述控制单元结束对所述第一编程状态的校验读取并且继续对所述第二编程状态的校验读取。
26.权利要求25的非易失性存储装置，所述模拟位计数单元配置成在要编程到所述第一和第二编程状态的存储单元在校验读取期间一起被校验时，对被编程到所述第一编程状态的存储单元的校验读取结果进行计数； 其中所述模拟位计数单元配置成在要编程到所述第二编程状态的存储单元在校验读取期间被校验时，对要编程到所述第二编程状态的存储单元的校验读取结果进行计数。
27.权利要求I的非易失性存储装置，其中在所述模拟位计数单元执行所述计数期间向所述存储单元阵列提供编程电压。
28.一种非易失性存储装置，包括 存储单元阵列； 页缓冲単元，经由多条位线与所述存储単元阵列连接，并且配置成在校验读取期间存储校验读取結果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果； 页缓冲解码单元，配置成在第一校验模式期间根据从所述页缓冲单元输出的多个组中的每ー组的失效位的数目来顺序地输出电流，并且在第二校验模式期间根据从所述页缓冲单元输出的多个组中的每ー组的失效位的数目来顺序地输出进位信号以及和信号； 模拟位计数单元，配置成对从所述页缓冲解码単元顺序输出的电流顺序地进行计数；数字加法単元，配置成在所述第一校验模式期间计算所述模拟位计数单元的计数结果的累加和，以及在所述第二校验模式期间计算所述和信号的累加和； 成功/失败检查単元，配置成在所述第一校验模式期间根据所述数字加法単元的计算结果输出成功信号或失败信号，并且在所述第二校验模式期间根据所述数字加法単元的计算结果和所述进位信号输出所述成功信号或失败信号；以及 控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。
29.权利要求28的非易失性存储装置，其中根据从最低有效位页开始的待编程的页的顺序激活所述第一校验模式或第二校验模式。
30.权利要求28的非易失性存储装置，其中当数据被编程到最高有效位页时激活所述第二校验模式， 其中当数据被编程到不是所述最高有效位页的一页时激活所述第一校验模式。
31.权利要求28的非易失性存储装置，其中当执行I-步编程或粗编程时激活所述第一校验模式， 其中当执行精编程时激活所述第二校验模式。
32.权利要求28的非易失性存储装置，其中所述页缓冲解码単元包括 多个第三晶体管，连接到多条页缓冲信号线并且配置成分别将所述多条页缓冲信号线预充电到第一电源电压； 多个第四晶体管，配置成分别响应于所述多个页缓冲信号线的电压进行操作并且它们的第一节点被提供第二地电压；多个第五晶体管，配置成响应于參考电流信号进行操作并且它们的第一节点分别与所述多个第四晶体管的第二节点连接； 解码器输出信号线，所述多个第五晶体管的第二节点共同连接到该解码器输出信号线；以及 波纹和进位计算器，配置成根据所述多个第四晶体管的栅极电压输出所述进位信号和所述和信号。
33.权利要求28的非易失性存储装置，其中所述波纹和进位计算器配置成当所述多个组中的每ー组中存在一个失效位时激活所述和信号，并且当所述多个组中的每ー组中存在两个或更多失效位时激活所述进位信号。
34.一种编程非易失性存储装置的方法，该非易失性存储装置包括与多条字线和多条位线连接的多个存储単元，该方法包括步骤 向被选字线施加第一编程电压； 向所述被选字线施加第一校验电压，以检测要编程到第一状态的存储单元中編程成功的第一存储单元和编程失败的第二存储单元； 对所述第一存储单元禁止编程并且向所述被选字线施加第二编程电压；以及 将要编程到所述第一状态的存储单元处理为编程成功。
35.权利要求34的方法，还包括步骤 在向所述被选字线施加所述第二编程电压时计数所述第二存储单元的数目；以及在所述第二存储单元的数目超过旁路值时向所述被选字线施加所述第一校验电压以检测所述第一和第二存储单元。
36.权利要求34的方法，还包括步骤 向所述被选字线施加第二校验电压，以检测要编程到第二状态的存储单元中编程成功的第三存储单元和编程失败的第四存储单元； 其中当所述第一存储单元被禁止编程时对所述第三存储单元禁止编程。
37.权利要求36的方法，其中所述处理所述存储単元的步骤包括对所述第二存储单元禁止编程， 其中所述编程非易失性存储装置的方法还包括步骤 向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元，对所述第三存储单元禁止编程以及向所述被选字线施加第三编程电压；以及将要编程到所述第二状态的存储单元处理为编程成功。
38.权利要求37的方法，还包括步骤 在向所述被选字线施加所述第三编程电压时计数所述第四存储单元的数目；以及在所述第四存储单元的数目超过旁路值时向所述被选字线施加所述第二校验电压以检测所述第三和第四存储单元。
39.一种编程非易失性存储装置的方法，该非易失性存储装置包括与多条字线和多条位线连接的多个存储単元，该方法包括步骤 向被选字线施加编程电压； 向所述被选字线施加校验电压； 根据所述校验电压的施加来存储校验结果；根据编程执行方式选择第一校验模式或第二校验模式；以及 根据所选校验模式确定编程成功或编程失败。
40.权利要求39的方法，其中当执行I-步编程或粗编程时选择所述第一校验模式； 其中当执行精编程时选择所述第二校验模式。
41.权利要求39的方法，其中当执行最低有效位编程或中间有效位编程时选择所述第一校验模式， 其中当执行最高有效位编程时选择所述第二校验模式。
42.权利要求39的方法，其中所述编程电压逐渐增加， 其中当所述编程电压的増量超过參考值时选择所述第一校验模式， 其中当所述编程电压的増量等于或小于所述參考值时选择所述第二校验模式。
43.权利要求39的方法，其中当选择所述第一校验模式时，所述确定编程成功或编程失败的步骤包括 产生与编程失败的存储单元的数目相对应的电流，并且将所产生的电流解码成数字值；以及 将该数字值与旁路值进行比较，并且根据比较结果确定编程成功或编程失败。
44.权利要求39的方法，其中当选择所述第二校验模式时，所述确定编程成功或编程失败的步骤包括 根据所述校验结果产生和信号和进位信号； 当所述进位信号被激活时确定所述编程失败；以及 将所述和信号的激活的数目与旁路值进行比较，并且在所述进位信号被去激活时根据比较结果确定编程成功或编程失败。
45.—种存储器系统,包括 非易失性存储装置；以及 控制器，配置成使用纠错代码纠正来自所述非易失性存储装置的读出数据的错误， 其中该非易失性存储装置包括 存储单元阵列； 页缓冲単元，经由多条位线连接到所述存储单元阵列，并且配置成在校验读取期间存储校验读取結果、将所述校验读取结果分成多个组并且以所分的组为单位顺序地输出所述校验读取结果； 參考电流产生单元，配置成产生參考电流信号； 页缓冲解码单元，配置成基于所述參考电流信号根据从所述页缓冲单元输出的所述多个组中的每ー组的失效位的数目顺序地输出电流； 模拟位计数单元，配置成基于所述參考电流信号对从所述页缓冲解码単元顺序输出的电流进行计数； 数字加法単元，配置成计算所述模拟位计数单元的计数结果的累加和； 成功/失败检查単元，配置成根据所述数字加法単元的计算结果输出成功信号或失败信号；以及 控制单元，配置成响应于所述成功信号或失败信号控制随后的编程操作。
全文摘要
本发明提供了一种非易失性存储装置及编程非易失性存储装置的方法。所述非易失性存储装置包括存储单元阵列、输出校验读取结果的页缓冲单元、产生参考电流信号的参考电流产生单元、根据校验读取结果输出电流的页缓冲解码单元、配置成对所述电流进行计数的模拟位计数单元、计算计数结果的累加和的数字加法单元、根据计算结果输出成功信号或失败信号的成功/失败检查单元、以及控制随后的编程操作的控制单元。
文档编号G11C16/10GK102820057SQ20121018968
公开日2012年12月12日 申请日期2012年6月8日 优先权日2011年6月8日
发明者宋永先, 金甫根, 权五锡, 朴起台, 申昇桓, 尹翔镛 申请人:三星电子株式会社