一种替代双端口静态存储器的存储器结构的制作方法
【专利摘要】本发明公开了一种替代双端口静态存储器的存储器结构，采用高频时钟单端口静态存储器代替双端口静态存储器，包括：一锁存器，将输入的高频时钟区分为奇周期指示信号和偶周期指示信号；两个先进先出FIFO暂存器，用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效；一选择器，在高频时钟的周期指示信号的控制下，将选通的数据总线信号最终输入给单端口静态存储器。本发明能使得芯片设计在面积上有所改进，从而降低芯片成本。
【专利说明】一种替代双端口静态存储器的存储器结构
【技术领域】
[0001]本发明涉及存储器领域，特别是涉及一种替代双端口静态存储器的存储器结构。【背景技术】
[0002]随着半导体和电子技术的发展，单个芯片上要完成的功能越来越多，这就使得芯片电路的设计越来越复杂，片上存在着多个时钟域，跨时钟域设计成为了一个常态，大量的数据在不同时钟域之间传送，如何处理这些跨时钟域的批量数据也成为了一个关键问题。
[0003]目前通常的做法是使用一个双端口静态存储器作为跨时钟域数据传送的中间存储器，双端口静态存储器可以工作在两个时钟域中，从而实现了数据在不同时钟域的转换。
[0004]但是，双端口静态存储器的面积要比相同存储容量单端口静态存储器面积大50 %左右，因此在芯片面积，芯片成本上并不占优势。
【发明内容】
[0005]本发明要解决的技术问题是提供一种替代双端口静态存储器的存储器结构，使得芯片设计在面积上有所改进，从而降低芯片成本。
[0006]为解决上述技术问题，本发明的替代双端口静态存储器的存储器结构，包括:一锁存器，两个FIFO (先进先出)暂存器，一选择器，一单端口静态存储器；
[0007]所述锁存器将输入的高频时钟区分为奇周期指示信号和偶周期指示信号；
[0008]第一 FIFO暂存器,输入的信号分别为由存储器第一访问端输入的数据总线信号、工作时钟信号、高频时钟信号和奇周期指示信号；
[0009]第二 FIFO暂存器，输入的信号分别为由存储器第二访问端输入的数据总线信号、工作时钟信号、高频时钟信号和偶周期指示信号；
[0010]所述FIFO暂存器用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效；
[0011]所述选择器，输入端分别与所述第一 FIFO暂存器和第二 FIFO暂存器的输出端相连接，其输出端与所述单端口静态存储器的输入端相连接，其控制端与所述锁存器的输出端相连接；在高频时钟的周期指示信号的控制下，在奇周期指示信号有效的时候选通存储器第一访问端的数据总线信号；在偶周期指示信号有效的时候选通存储器第二访问端的数据总线信号，选通的数据总线信号最终输入给所述单端口静态存储器。
[0012]本发明采用单端口的静态存储器代替双端口的静态存储器，从而使得芯片的面积减小，芯片的成本降低。
【专利附图】
【附图说明】
[0013]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0014]附图是所述替代双端口静态存储器的存储器结构原理框图。【具体实施方式】
[0015]如图所示，所述替代双端口静态存储器的存储器结构，采用高频时钟单端口静态存储器代替双端口静态存储器，包括:一单端口静态存储器，一选择器，两个FIFO暂存器，一锁存器。
[0016]高频时钟输入到所述锁存器，该锁存器将输入的高频时钟区分为奇周期和偶周期，从而产生奇周期指示信号和偶周期指示信号，并将这两个信号输入到FIFO暂存器和选择器的选择端。
[0017]第一 FIFO暂存器的输入端输入的信号分别为由存储器第一访问端输入的数据总线信号、工作时钟信号、高频时钟信号和奇周期指示信号。
[0018]第二 FIFO暂存器的输入端输入的信号分别为由存储器第二访问端输入的数据总线信号、工作时钟信号、高频时钟信号和偶周期指示信号。
[0019]所述FIFO暂存器用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效，即存储器第一访问端的数据总线信号只在奇周期指示信号的控制下有效，存储器第二访问端的数据总线信号只在偶周期指示信号的控制下有效。
[0020]所述选择器的输入端分别与所述第一 FIFO暂存器和第二 FIFO暂存器的输出端相连接，其输出端与单端口静态存储器的输入端相连接，其控制端与所述锁存器的输出端相连接。在高频时钟的周期指示信号的控制下，在奇周期指示信号有效的时候选通存储器第一访问端的数据总线信号；在偶周期指示信号有效的时候选通存储器第二访问端的数据总线信号，选通的数据总线信号最终输入给单端口静态存储器。
[0021 ] 为了保证存储器两个访问端对单端口静态存储器的同步访问，使单端口静态存储器工作在一个高频时钟域，单端口静态存储器的高频时钟的频率必须是两个访问端工作时钟信号频率中较大者的两倍或大于两倍，这样才能保证存储器具有足够的带宽，从而实现两个访问端对单端口静态存储器的并行访问。
[0022]由于访问端和单端口静态存储器工作在不同的时钟域，在存储器访问端和单端口静态存储器之间要加入FIFO暂存器，用于将数据总线信号从访问端的工作时钟同步到单端口静态存储器的工作时钟，由于单端口静态存储器的工作时钟频率(即所述的高频时钟)是访问端工作时钟信号频率的两倍或者大于两倍，FIFO暂存器不会出现阻塞的情况。FIFO暂存器主要是用于暂时存储数据，等待控制信号的同步，所以FIFO暂存器不需要特别深，采用16级深度即可。
[0023]以上通过【具体实施方式】对本发明进行了详细的说明，但在具体实施的时候，本领域人员可以在本发明的原理下做适当的调整和变化，比如FIFO暂存器的级数等等。这些调整也应视为本发明的保护范围。
【权利要求】
1.一种替代双端口静态存储器的存储器结构，其特征在于，包括:一锁存器，两个先进先出FIFO暂存器，一选择器，一单端口静态存储器； 所述锁存器将输入的高频时钟区分为奇周期指示信号和偶周期指示信号； 第一先进先出FIFO暂存器，输入的信号分别为由存储器第一访问端输入的数据总线信号、工作时钟信号、高频时钟信号和奇周期指示信号； 第二先进先出FIFO暂存器，输入的信号分别为由存储器第二访问端输入的数据总线信号、工作时钟信号、高频时钟信号和偶周期指示信号； 所述先进先出FIFO暂存器用于暂时存放数据，同时将访问端的数据总线信号从原工作时钟域切换到高频时钟域，而且要求切换后的数据总线信号只会在相应的高频时钟周期中有效； 所述选择器，输入端分别与所述第一先进先出FIFO暂存器和第二先进先出FIFO暂存器的输出端相连接，其输出端与所述单端口静态存储器的输入端相连接，其控制端与所述锁存器的输出端相连接；在高频时钟的周期指示信号的控制下，在奇周期指示信号有效的时候选通存储器第一访问端的数据总线信号；在偶周期指示信号有效的时候选通存储器第二访问端的数据总线信号，选通的数据总线信号最终输入给所述单端口静态存储器。
2.如权利要求1所述的存储器结构，其特征在于:所述单端口静态存储器的高频时钟的频率必须是两个访问端工作时钟信号频率中较大者的两倍或大于两倍。
3.如权利要求1所述的存储器结构，其特征在于:所述第一先进先出FIFO暂存器和第二先进先出FIFO暂存器可以进行读操作，也可以进行写操作。
【文档编号】G11C11/413GK103594109SQ201210289586
【公开日】2014年2月19日 申请日期:2012年8月15日 优先权日:2012年8月15日
【发明者】叶国平 申请人:上海华虹集成电路有限责任公司