具有三维阵列结构的存储装置制造方法
【专利摘要】本发明公开了一种具有三维阵列结构的存储装置，该三维阵列结构包含存储层及放置于存储层之间的晶体管结构；每一个存储层与一共同电极连接，而且每一个晶体管结构包含分享共同集极结构和共同基极结构的晶体管；每一个晶体管结构也包含一射极结构通过共同基极结构而与共同集极结构分隔；当所需电流方向逆转时，三维阵列的寻址功能不变，只需将集极及射极的定义对调即可。
【专利说明】具有三维阵列结构的存储装置
【技术领域】
[0001]本发明的技术是关于存储装置，特别是关于具有三维阵列结构的存储装置。
【背景技术】
[0002]存储装置中可以包含具有两个终端的存储元件，例如电阻式随机存取存储器(RRAM)。数据可以通过改变电阻式随机存取存储器(RRAM)中存储元件的电阻值电平而写入其中。此存储元件可以与例如是双极结晶体管的晶体管连接，以允许改变此存储元件的电阻值电平。
[0003]为了提供高密度的电阻式随机存取存储器(RRAM)，存储元件和晶体管可以利用叠层阵列结构方式排列。传统的三维阵列结构可以在有限的硅晶圆面积中提供一种较为紧密的存储元件和晶体管的三维阵列。如此传统的三维阵列结构是利用一层接着一层的方式制造，其通常称为叠层工艺。此叠层工艺是十分昂贵且消耗时间的，特别是在工艺尺寸进一步微缩而需要先进光刻工艺的情况下变的更加惊人。因此，需要一种能够为高密度存储装置提供较为节省成本的三维阵列结构。
【发明内容】
[0004]此处所描述的第一实施例是关于一种存储装置，其包含一存储层具有第一及第二表面部分，且与一共同电极连接；以及第一及第二晶体管阵列。此第一及第二晶体管阵列包含晶体管分别与该存储层的该第一及第二表面部分连接，其中该第一晶体管阵列中的每一个晶体管可以操作用来将该存储层的该第一表面部分的一个别记忆储存区域寻址，且该第二晶体管阵列中的每一个晶体管可以操作用来将该存储层的该第二表面部分的一个别记忆储存区域寻址。其中该第一晶体管阵列包含共同柱状结构(例如是集极/射极，即集极或射极，当柱状结构为集极时连接结构为射极，当柱状结构为射极时连接结构为集极)横向的放置通过多个共同基极，且安置于该第一晶体管阵列每一行中的晶体管分享一共同柱状结构，及安置于该第一晶体管阵列每一列中的晶体管分享一共同基极结构。此外该第一晶体管阵列中的每一个晶体管包含一连接结构(例如是射极/集极，即射极或集极，当连接结构为射极时柱状结构为集极，当连接结构为集极时柱状结构为射极)与一各自的共同柱状结构通过一共同基极分隔。该第二晶体管阵列包含共同柱状结构横向的放置通过多个共同基极使得安置于该第二晶体管阵列每一行中的晶体管分享一共同柱状结构，及安置于该第二晶体管阵列每一列中的晶体管分享一共同基极结构。此外，该第二晶体管阵列中的每一个晶体管包含一连接结构与一各自的共同柱状结构通过一共同基极分隔，且与该存储层的该第二表面部分连接。
[0005]此处所描述的第二实施例是关于一种具有三维阵列结构的存储装置。该存储装置包含多个电极；存储层具有相对的第一及第二表面部分，且与该多个电极的一电极连接，其中该存储层沿着一第一方向(例如是Y轴方向)上彼此分隔；晶体管阵列结构于该存储层之间。其中每一个晶体管阵列结构包含:多个共同柱状结构(例如是集极/射极)在一第二方向(例如是Z轴方向)上延伸；多个共同基极结构在一第三方向(例如是X轴方向)上延伸，其中该多个共同柱状结构通过多个共同基极而横向的放置。每一个晶体管阵列结构更包含第一多个连接结构结构(例如是射极/集极)中的每一个在该第一方向上延伸，且与该多个共同柱状结构通过该多个共同基极结构之一分隔，且第一多个连接结构与一第一存储层的该第一表面部分连接；及第二多个连接结构中的每一个在该第一方向上延伸，且与该多个共同柱状结构通过该多个共同基极结构之一分隔，且第二多个连接结构与一第二存储层的该第二表面部分连接。该第一存储层的该第一表面部分与该第二存储层的该第二表面部分面对面。
[0006]此处所描述的第三实施例是关于一种形成三维阵列结构的方法。此处所揭露的方法包含形成一第一中间结构包含半导体层与介电层交错排列；注入第一型态杂质于每一层该半导体层的第一多个区域中；注入第二型态杂质于每一层该半导体层的第二多个区域中；除去该第一中间结构的一部分以形成一中间阵列包含多个多个连接结构(例如是射极/集极)在沿着一第一方向上由沿着一第二方向上延伸的该多个共同基极分隔，其中该多个连接结构具有该第一型态的杂质且该多个基极结构具有该第二型态的杂质；蚀刻通过该多个基极结构及该交错的介电层使得在该多个基极结构中定义出第一多个孔洞，该第一多个孔洞与该多个连接结构靠近且沿着一第三方向上延伸；使用一半导体材料填充该第一多个孔洞以形成多个具有该第一型态杂质的多个共同柱状结构(例如是集极/射极)；蚀刻通过该第一中间结构中的该多个连接结构中的每一个及其间的该交错介电层以形成彼此分隔的多个晶体管结构；以及沉积存储层及导电层与该存储层连接，其中该存储层放置于该晶体管结构之间且与相邻晶体管结构的连接结构连接。
[0007]此处所描述的第三实施例是关于一种存储装置包含第一及第二电极和第一及第二存储结构分别与该第一及第二电极连接，其中该第一及第二存储结构彼此分隔。此处揭露的存储装置更包含多个共同基极结构介于该第一及第二存储结构之间，该些共同基极结构是彼此平行地延伸，以及多个共同柱状结构通过该多个共同基极而横向的放置，以及多个共同连接结构，该多个共同连接器结构中的每一个将该多个共同基极结构之一与该第一及第二存储结构之一连接。在一实施例中，该共同基极结构、共同柱状结构及共同连接结构定义多个双极结晶体管。
[0008]柱状结构于实施例中例如是集极/射极结构，连接结构于实施例中例如是射极/集极。当所需电流方向逆转时，三维阵列的寻址功能不变，只需将集极及射极的定义对调即可。
【专利附图】
【附图说明】
[0009]图1显示一个双极结晶体管装置的三维结构的剖面示意图。
[0010]图2A和图2B显示本发明一个实施例的包含有图1中所示双极结晶体管装置的单一存储单元的立体图及侧视图。
[0011]图3A和图3B显不本发明另一个实施例的包含有图1中所不双极结晶体管装置的单一存储单元的立体图及侧视图。
[0012]图4A显示本发明第一实施例的包含图1中的双极结晶体管装置的一存储单元范例示意图。[0013]图4B显示本发明第二实施例的包含图1中的双极结晶体管装置的一存储单元范例示意图。
[0014]图4C显示本发明第三实施例的包含图1中的双极结晶体管装置的一一存储单元范例示意图。
[0015]图4D显示本发明第四实施例的包含图1中的双极结晶体管装置的一存储单元范例示意图。
[0016] 图5A显示本发明一范例三维阵列结构的立体图。
[0017]图5B显示将图5A的一部分放大的本发明一范例三维阵列结构的立体图。
[0018]图5C显示根据本发明实施例将在图5A及图5B的范例三维阵列结构中所定义的元件的示意图。
[0019]图6A及图6B显示一个包含图5A中所示三维阵列结构的存储装置的第一译码机制示意图。
[0020]图7A及图7B显示一个包含图5A中所示三维阵列结构的存储装置的第二译码机制示意图。
[0021]图8A及图8B显示一个包含图5A中所示三维阵列结构的存储装置的第三译码机制示意图。
[0022]图9A显示一个形成如图5A中所示本发明实施例的三维阵列结构的第一中间结构的范例工艺剖面图。
[0023]图9B显示一个形成如图5A中本发明实施例的三维阵列结构的第一中间结构的修改替代范例工艺剖面图。
[0024]图9C显示一个形成如图5A中本发明实施例的三维阵列结构的中间阵列结构的范例工艺剖面图。
[0025]图9D显示一个形成如图5A中本发明实施例的三维阵列结构的中间阵列结构的修改替代范例工艺剖面图。
[0026]图9E显示一个形成如图5A中本发明实施例的三维阵列结构的立体图。
[0027]【主要元件符号说明】
[0028]100:双极结晶体管装置
[0029]102:射极
[0030]104:基极
[0031]106:集极
[0032]200,300:存储单元
[0033]202、302、502、944:存储层
[0034]204、304、504、946:电极
[0035]500:三维阵列结构
[0036]520:晶体管阵列结构
[0037]522、928:共同集极/射极结构
[0038]526、924:共同基极结构
[0039]530,532,922:第一及第二射极/集极结构
[0040]546:记忆储存区域[0041]540、542:第一及第二晶体管阵列
[0042]544:晶体管
[0043]600:存储装置
[0044]602A ?C、702A ?C、802A ?C:X 译码器
[0045]604A ?C、704A ?B、804A ?D:Y 译码器
[0046]606Α ?C、706A ?D、806A ?D:Z 译码器
[0047]902:半导体层
[0048]904:介电层
[0049]926:孔洞
【具体实施方式】
[0050]图1显示一个双极结晶体管装置100的三维结构的剖面示意图。此双极结晶体管装置100包含一第一、第二、及第三部分102、104和106。此第一部分102可以和第二部分104连接，且和第三部分106分隔，其是放置于通过第二部分104。可以理解的是此双极结晶体管装置100的第一、第二、及第三部分102、104和106可以包含半导体材料且可以组态为包含允许不同导电型态组合的杂质。在一例示范例中，第一及第三部分102和106两者皆为例如是N型或是P型的第一导电型态，而第二部分104则是与第一及第三部分102和106相反的第二导电型态。分享相同的导电型态，第一及第三部分102和106可以定义为双极结晶体管装置100的射极或集极。更特定的是，第一及第三部分102和106之一者可以具有较高浓度的杂质而定义为双极结晶体管装置100的射极，而第一及第三部分102和106之另一者可以具有较低浓度的杂质而定义为双极结晶体管装置100的集极。因为其可以交替使用为射极或集极，第一部分102在此称为射极/集极结构102。因为根据相对于第一部分102的浓度而可以决定是作为射极或集极，第三部分106在此也称为集极/射极结构106。而具有第二导电型态的第二部分104在此称为基极104。
[0051]图2A显示一个包含有图1中所示双极结晶体管装置100的单一存储单元200的立体图。图2B则显示此单一存储单元200的侧视图。此单一存储单元200可以进一步包含一存储层202与双极结晶体管装置100连接及一电极204与存储层202连接。此存储层202与双极结晶体管装置100和电极204交互连接，且可以是一个例如是氧化铪、氧化钨或是GexSbyTez等的电阻电荷层。此射极/集极结构102与存储层202连接使得在一记忆储存区域206靠近射极/集极结构102与存储层202结处的电阻值可以随着电极层204、集极/射极结构106和基极104的电压变动而跟着变动。必须理解的是，当此发明中搭配一个存储装置，每一个记忆储存区域206可以被视为此存储装置中的一个存储元件206。
[0052]图3A显示一个包含有图1中所示双极结晶体管装置100的单一存储单元300的立体图。图3B则显示此单一存储单元300的侧视图。此单一存储单元300可以进一步包含一存储层302与双极结晶体管装置100连接及一电极304与存储层302连接。此存储层302与双极结晶体管装置100和电极304交互连接，且可以是一个例如是氧化铪、氧化钨或是GexSbyTez等的电阻电荷层。此射极/集极结构102与存储层302连接使得在一记忆储存区域306靠近射极/集极结构102与存储层302结处的电阻值可以随着电极层304、集极/射极结构106和基极104的电压变动而跟着变动。必须理解的是，当此发明中搭配一个存储装置，每一个记忆储存区域306可以被视为此存储装置中的一个存储元件306。
[0053]请参阅图2A?图2B及图3A?图3B，存储单元200和300可以具有如上述般的类似电性连接，但是也可以具有不同的实体组态。如图2A?图2B所示，电极层204可以位于存储层202的侧表面使得存储单元200的结区域206是包夹于电极层204与射极/集极结构102之间。如图3A?图3B所示，电极层304可以位于存储层302的上表面使得存储单元300的结区域306并没有包夹在电极层304与射极/集极结构102之间。可以理解的是，本发明实施例是采用图2A?图2B及图3A?图3B之一的组态。
[0054]图4A?图4D显示双极结晶体管装置100不同组态的存储单元范例示意图。图4A显示存储单元400具有与存储单元200或300类似的实体结构，其中射极/集极结构102与存储元件206或306连接。存储单元400包括一个npn双极结晶体管，其中射极404和集极406具有N型导电性而基极408具有P型导电性。显示于图1?图3中的射极/集极结构102定义双极结晶体管装置402的射极404，而显示于图1?图3中的集极/射极结构106定义双极结晶体管装置402的集极406。存储元件206或306与射极404连接。
[0055]图4B显示存储单元410具有与存储单元200或300类似的实体结构，其中射极/集极结构102与存储元件206或306连接。存储单元410包括一个pnp双极结晶体管412402，其中射极414和集极416具有P型导电性而基极418具有N型导电性。显示于图1?图3中的射极/集极结构102定义双极结晶体管装置412的射极414，而显示于图1?图3中的集极/射极结构106定义双极结晶体管装置412的集极416。存储元件206或306与射极414连接。
[0056]图4C显示存储单元420具有与存储单元200或300类似的实体结构，其中射极/集极结构102与存储元件206或306连接。存储单元420包括一个npn双极结晶体管422，其中射极424和集极426具有N型导电性而基极428具有P型导电性。显示于图1?图3中的射极/集极结构102定义双极结晶体管装置422的集极424，而显示于图1?图3中的集极/射极结构106定义双极结晶体管装置422的射极426。存储元件206或306与集极424连接。
[0057]图4D显示存储单元430具有与存储单元200或300类似的实体结构，其中射极/集极结构102与存储元件206或306连接。存储单元430包括一个pnp双极结晶体管432，其中集极434和射极436具有P型导电性而基极438具有N型导电性。显示于图1?图3中的射极/集极结构102定义双极结晶体管装置412的集极434，而显示于图1?图3中的集极/射极结构106定义双极结晶体管装置432的射极436。存储元件206或306与集极434连接。
[0058]请重新参阅图2A?图2B及图3A?图3B的实施例，多个双极结晶体管装置100可以与存储层204连接以构成存储单元200或300的阵列。如图2A?图2B及图3A?图3B所示，此存储层204在第一平面上延伸而射极/集极结构102与基极104则在与第一平面垂直的第二平面上延伸。此集极/射极结构106在与第一平面平行的方向上延伸。如此双极结晶体管装置100的组态允许构成一个三维阵列结构，其可以使用本发明实施例方法经济地形成，包括形成一双极结晶体管装置100阵列及将此双极结晶体管装置100阵列与存储层204连接。如此方法的范例实施例会于以下加以描述。
[0059]请参阅图5A,显示一范例三维阵列结构500的立体图。此阵列结构500包括多个电极502和存储层504，每一个存储层504具有相对的第一及第二表面部分506、508且与多个电极502之一连接。此存储层在一个标不为方向箭头510的第一方向上分隔。图5B显示一介于第一和第二存储层504A、504B之间的代表性晶体管阵列结构520的进一步放大图。
[0060]请参阅图5A和图5B，在一实施例中，每一个晶体管阵列结构520包括多个集极/射极结构522每一个均在一个标示为方向箭头524的第二方向上延伸。每一个晶体管阵列结构520进一步包括多个共同基极结构526每一个均在一个标不为方向箭头528的第三方向上延伸。必须明了的是第一、第二和第三方向可以有许多种不同的组合，因此构成许多不同的阵列组态。在一范例实施例中，第二和第三方向524、528可以互相正交。此外,第一方向也可以和第二与第三方向524、528可以互相正交已拥许更有效率的空间运用。
[0061]在一实施例中，多个集极/射极结构522是穿过多个共同基极结构526放置。此夕卜，每一个晶体管阵列结构520可以包括多个第一及第二射极/集极结构530、532。多个第一射极/集极结构530中的每一个与存储层504之一的第一表面部分506连接，而多个第二射极/集极结构532中的每一个与存储层504之一的第二表面部分508连接。多个第一射极/集极结构530中的每一个在第一方向上延伸且与多个集极/射极结构522彼此由多个共同基极结构526之一分隔。多个第二射极/集极结构532中的每一个在第一方向上延伸且与多个集极/射极结构522彼此由多个共同基极结构526之一分隔。必须理解的是图5A和图5B所示的结构中，存储层504之一的第一表面部分506与存储层504之下一层的第二表面部分508相对而视。
[0062]请参阅图5C，在此例示实施例中，每一个晶体管阵列结构520定义第一及第二晶体管阵列540、542于第一及第二存储层504A、504B之间。第一及第二晶体管阵列540、542包含操作上可以用来寻址第一获第二存储层504A、504B中的个别记忆储存区域546、546'之晶体管544、544'。第一晶体管阵列540中的每一个晶体管544包含多个第一射极/集极结构530之一而第二晶体管阵列542中的每一个晶体管544'则包含多个第二射极/集极结构532之一。在一实施例中，安排在第一及第二晶体管阵列540、542每一行中的晶体管544、544'分享多个共同基极结构526之一。在一实施例中，第一晶体管阵列540中的每一个晶体管544与第二晶体管阵列542中的相邻晶体管54V构成一个超级存储单元，且与每一个超级存储单元相邻的晶体管544、544'分享多个集极/射极结构522之一及多个共同基极结构526之一。
[0063]必须理解的是，根据集极/射极结构522和射极/集极结构530的杂质浓度与型态，可以构成不同型态的存储装置。为了构成包含如图4A和图4B所示的存储单元400或410结构，安排在第一及第二晶体管阵列540、542每一行中的晶体管544、544/分享一共同集极结构522且可以包含一个和共同集极结构522由多个共同基极结构526的一分隔的射极结构530、532。为了构成包含如图4A和图4B所示的存储单元420或430结构，安排在第一及第二晶体管阵列每一行中的晶体管544、544'分享一共同射极结构522且可以包含一个和共同射极结构522由多个共同基极结构526之一分隔的集极结构530、532。
[0064]图6A及图6B显示一个包含此三维阵列结构500的存储装置600的示意图，及一个第一译码机制在操作上用来存取此三维阵列结构500中的存储单元。此存储装置600包含X译码器602A?C、Y译码器604A?C、及Z译码器606A?C与此三维阵列结构500连接以读取及写入此处定义的存储单元。
[0065]请参阅图5A?图5C及图6B，定义出三维阵列结构500的晶体管结构可以使用存储层504作为参考点而明了。在一实施例中，一第一晶体管阵列540是定义为第一晶体管阵列结构520，其定义晶体管544与存储层504的第一表面部分506连接。一第二晶体管阵列542是定义为第二晶体管阵列结构520，其定义晶体管544'与相同存储层504的第二表面部分508连接。在第一晶体管阵列540中的每一个晶体管544在操作上可以寻址存储层504的第一表面部分506上的记忆储存区域546，且在第二晶体管阵列542中的每一个晶体管544'在操作上可以寻址存储层504的第二表面部分508上的记忆储存区域546'。
[0066]请参阅图6A及图6B，在此例示的实施例中，每一个X译码器602A?C与电极502之一连接，每一个Y译码器604A?C与多个在每一个晶体管阵列结构520中包含一共同集极/射极结构的522集极/射极结构522之一连接，每一个Z译码器606A?C与多个在每一个晶体管阵列结构520中包含一共同基极结构的基极结构526之一连接。
[0067]此第一译码机制的操作原理可以利用第6B图解释。在此例示的实施例中，当选取X译码器602A、Y译码器604A和Z译码器606A的组合后，即选取了两个记忆储存区域546、546'。在其他的X、Y、Z译码器的组合中也会得到类似的结果。其结果是，记忆储存区域546,546/的半数包含重复的记忆信息，其导致一个较小的存储器密度。
[0068]图7A及图7B显示一个包含此三维阵列结构500的存储装置600的示意图，及一个改良的第一译码机制在操作上用来存取此三维阵列结构500中的存储单元。如图中所示，电极502与X译码器702A?C连接。晶体管520A、520B与相同的存储层504连接，第一晶体管520A的多个共同集极/射极结构522A及第二晶体管520B的多个共同集极/射极结构522B与不同的Y译码器704A、704B连接。第一和第二晶体管520A、520B的多个共同基极结构526与多个Z译码器706A?D连接。
[0069]此改良的译码机制的操作原理可以利用图7B解释。在此例示的实施例中，当选取X译码器702A、Y译码器704A和Z译码器706B的组合后，仅选取了一个记忆储存区域546'。虽然记忆储存区域546与记忆储存区域546'分享相同的X译码器702A、和Z译码器706B，但是因为共同集极/射极结构522A和共同集极/射极结构522B是与不同的Y译码器连接，记忆储存区域546并不会由Y译码器704A读取或寻址。如此，并不像图6A及图6B中所显示的寻址机制将记忆储存区域546、546'程序化，在图7A及图7B中的记忆储存区域546、546'并不包含重复的记忆信息，其导致一个增加的存储器密度。
[0070]虽然增加了存储器密度，将共同集极/射极结构522A和共同集极/射极结构522B与不同的Y译码器704A、704B连接导致了在此三维阵列结构500顶端部分使用了两倍数目的Y译码器。为了允许在三维阵列结构500的一端形成及图案化更多数目的Y译码器，此晶体管阵列无法像没有额外Y译码器一般的紧密。其结果是，存储器密度仍无法合理化。
[0071]图8A及图8B显示一个包含此三维阵列结构500的存储装置800的示意图，及一个较佳的译码机制在操作上用来存取此三维阵列结构500中的存储单元而达到较佳的存储器密度。如图中所示，电极502与X译码器802A?C连接。晶体管520A、520B与相同的存储层504连接，第一晶体管520A及第二晶体管520B的多个共同集极/射极结构522A、与多个Y译码器804A?D连接。第一晶体管520A的多个共同基极结构526A和第二晶体管520B的多个共同基极结构526B分别与不同的Z译码器806A?D、808A?D连接。Z译码器806A?D、808A?D是位于此三维阵列结构500的相对侧。
[0072]此较佳的译码机制的操作原理可以利用图SB解释。在此例示的实施例中，当选取X译码器802C、Y译码器804A和Z译码器806C的组合后，仅选取了一个记忆储存区域546'。虽然记忆储存区域546与记忆储存区域546'分享相同的Y译码器804A、和X译码器802C，但是因为共同基极结构526A和共同基极结构526B是分别与不同的Z译码器806A?D、808A?D连接，记忆储存区域546并不会由Z译码器806C读取或寻址。如此，并不像图6A及图6B中所显示的寻址机制将记忆储存区域546、546'程序化，在图8A及图8B中的记忆储存区域546、546'并不包含重复的记忆信息，其导致一个增加的存储器密度。
[0073]更进一步而言，必须理解的是虽然在图8A及图SB实施例中的Z译码器数目相较于图6A、图6B、图7A及图7B而言是增加的，这些额外的Z译码器是放置在此三维阵列结构500的另一侧而不是如图7A及图7B般紧密地排列在此三维阵列结构500的同一侧。因为这样的排列，此三维阵列结构500的晶体管阵列密度几乎没有改变，其导致了存储装置800的存储器密度优化。
[0074]必须理解的是，本发明实施例的三维阵列结构的晶体管阵列提供了制造如此三维阵列结构在成本及难度方面的改良。图9A?图9E会显示一个形成本发明实施例的三维阵列结构的范例工艺剖面图。
[0075]图9A显示第一中间结构900，其包含半导体层902与介电层904交错排列。此半导体层可以是业界熟知的半导体材料，例如硅。此介电层可以是业界熟知的介电材料，例如
氧化硅。
[0076]图9B显示将每一层半导体层902中注入第一型态杂质于第一多个区域908及注入第二型态杂质于第二多个区域910后的第一中间结构900。此半导体层可以是业界熟知的半导体材料，例如硅。此杂质的注入可以使用业界熟知的离子注入技术，例如离子注入。
[0077]图9C显示将第一中间结构900 —部分使用业界熟知的光刻和蚀刻工艺移除后的第二中间结构920。此第二中间结构920包括多个射极/集极结构922在沿着第一方向510上由多个沿着第二方向528上延伸的共同基极结构924分隔。该多个射极/集极结构922具有第一型态杂质而该多个共同基极结构924则具有第二型态杂质。
[0078]图9D显示于孔洞926使用介电材料填充以及将第二中间阵列结构920平坦化之后的第二中间阵列结构920。此外，此第二中间阵列结构920也可以使用(I)蚀刻通过多个共同基极结构924及交错介电层904使得在多个共同基极结构924中定义出第一多个孔洞以及(2)使用半导体材料填充第一多个孔洞而构具有第一型态杂质的多个共同集极/射极结构928，来进行修改。此多个孔洞以及多个共同集极/射极结构928可以位于多个射极/集极结构922附近且在第三方向524上延伸。在此范例实施例中，形成多个共同集极/射极结构928的半导体材料可以是掺杂硅，而且可以使用业界熟知的栓塞蚀刻技术来形成此多个孔洞。
[0079]图9E显示由(I)蚀刻通过中间阵列结构920的多个射极/集极结构922及其间的交错介电层904以构成多个彼此分隔的晶体管结构942;以及(2)沉积存储层944及导电层946来与存储层944连接，构成的三维结构940。此存储层944是放置在晶体管结构942之间且与相邻晶体管结构942的射极/集极结构922连接。必须理解的是，晶体管结构942、存储层944及导电层946可以根据本发明不同实施例中的组态方式形成。为了形成图6A、图6B、图7A、图7B、图8A或图8B中的存储装置，此三维结构940可以通过分别将导电层946、多个共同集极/射极结构928、多个共同基极结构924与X译码器、Y译码器和Z译码器而进行调整。
[0080] 本发明的柱状结构于具体实施例中可为例如是集极/射极结构，而连接结构于实施例中可为例如是射极/集极。
[0081 ] 本发明的较佳实施例与范例详细揭露如上，但应了解为上述范例仅作为范例，非用以限制专利的范围。就熟知技艺的人而言，自可轻易依据随附权利要求范围对相关技术进行修改与组合。
【权利要求】
1.一种存储装置，包含: 一存储层具有相对的第一及第二表面部分，且该第一及第二表面部分均与一共同电极连接； 第一及第二晶体管阵列，包含晶体管分别与该存储层的该第一及第二表面部分连接，其中该第一晶体管阵列中的每一个晶体管可以操作用来将该存储层的该第一表面部分的一个别记忆储存区域寻址，且该第二晶体管阵列中的每一个晶体管可以操作用来将该存储层的该第二表面部分的一个别记忆储存区域寻址； 其中该第一晶体管阵列包含共同柱状结构，该共同柱状结构通过横向放置的多个共同基极; 其中安置于该第一晶体管阵列每一行中的晶体管分享一共同柱状结构，及安置于该第一晶体管阵列每一列中的晶体管分享一共同基极结构；以及 其中该第一晶体管阵列中的每一个晶体管包含一连接结构，该连接结构通过一共同基极与一各自的共同柱状结构分隔，且该连接结构与该存储层连接。
2.根据权利要求1所述的存储装置，其中: 该第二晶体管阵列包含共同柱状结构，该共同柱状结构通过横向放置的多个共同基极； 安置于该第二晶体管阵列每一行中的晶体管分享该共同柱状结构之一，且安置于该第二晶体管阵列每一列中的晶体管分享一共同基极结构；以及 其中该第二晶体管阵列中的每·一个晶体管包含一连接结构，该连接结构通过一共同基极与一各自的共同柱状结构分隔，且该连接结构与该存储层连接。
3.根据权利要求1所述的存储装置，其中该第一晶体管阵列中的该晶体管包括双极结晶体管。
4.根据权利要求1所述的存储装置，其中该第一晶体管阵列中的该共同柱状结构包括共同集极/射极结构，且该第一晶体管阵列中每一个晶体管的该连接构包括一射极/集极结构。
5.一种存储装置，包含: 多个电极； 多个存储层，该多个存储层中的每一个具有相对的第一及第二表面部分，且该多个存储层中的一个存储层与该多个电极的一电极连接，其中该存储层沿着一第一方向上彼此分隔; 一个或多个晶体管阵列结构于该多个存储层之间，其中每一个晶体管阵列结构包含: 多个共同柱状结构，该多个共同柱状结构在一第二方向上延伸； 多个共同基极结构，该多个共同基极结构在一第三方向上延伸， 其中该多个共同柱状结构通过该多个共同基极结构而横向的放置； 第一多个连接结构，该第一多个连接结构中的每一个在该第一方向上延伸，且与该多个共同柱状结构通过该多个共同基极结构之一分隔，且该第一多个连接结构中的每一个与该存储层之一的该第一表面部分或第二表面部分连接。
6.根据权利要求5所述的存储装置，其中: 该第一多个连接结构中的每一个与该多个存储层中的一第一存储层的第一表面部分连接； 每一个晶体管阵列结构更包含第二多个连接结构，该第二多个连接结构中的每一个在该第一方向上延伸，且与该多个共同柱状结构通过该多个共同基极结构之一分隔，且该第二多个连接结构中的每一个与该多个存储层中的一第二存储层的第二表面部分连接；以及 其中该第一存储层的该第一表面部分与该第二存储层的该第二表面部分面对面。
7.根据权利要求6所述的存储装置，其中: 每一个晶体管阵列结构构成第一及第二晶体管阵列于该第一及第二存储层之间，且该第一及第二晶体管阵列包含每一个晶体管可以操作用来将该第一或第二存储层的一个别记忆储存区域寻址； 安排在该第一及第二晶体管阵列每一行中的晶体管分享该多个共同柱状结构之一，且安排在该第一及第二晶体管 阵列每一列中的晶体管分享该多个共同基极结构之一；以及 该第一晶体管阵列中的每一个晶体管包含该第一多个连接结构之一，且该第二晶体管阵列中的每一个晶体管包含该第二多个连接结构之一。
8.一种存储装置，包含: 第一及第二电极； 第一及第二存储结构分别与该第一及第二电极连接，其中该第一及第二存储结构彼此分隔；以及 多个共同基极结构，该多个共同基极结构介于该第一及第二存储结构之间，该些共同基极结构是彼此平行地延伸； 多个共同柱状结构，该多个共同柱状结构通过该多个共同基极而横向的放置； 多个共同连接器结构，该多个共同连接器结构中的一个将该多个共同基极结构之一与该第一及第二存储结构之一连接。
9.根据权利要求8所述的存储装置，其中该共同柱状结构及共同连接结构具有第一导电型态，且该共同基极结构具有第二导电型态。
10.根据权利要求8所述的存储装置，其中该共同柱状结构包含集极/射极，而该共同连接结构包含射极/集极。
11.根据权利要求8所述的存储装置，其中该第一及第二晶体管阵列结构与一存储层连接，且其中: 每一个电极与一 X译码器连接； 一第一晶体管结构中的多个共同柱状结构与一第二晶体管结构中的多个连接结构连接至不同的Y译码器；以及 该第一及第二晶体管阵列中的多个共同基极结构被连接至多个Z译码器。
【文档编号】G11C8/10GK103579279SQ201210272531
【公开日】2014年2月12日 申请日期:2012年8月2日 优先权日:2012年8月2日
【发明者】李明修, 简维志 申请人:旺宏电子股份有限公司