内容可寻址存储器芯片的制作方法与工艺

技术特征：
1.一种内容可寻址存储器芯片，包括：存储器阵列，所述存储器阵列具有以矩阵布置的内容可寻址存储器单元；多个匹配线，所述多个匹配线中的每一个与属于所述存储器阵列的相应条目的多个内容可寻址存储器单元耦合；以及多个匹配放大器，所述多个匹配放大器中的每一个可操作为根据所述匹配线中的相应一个的电压来确定搜索数据与所述存储器阵列的条目中的所述内容可寻址存储器单元中的存储数据一致和不一致中的一个，其中，所述匹配放大器中的每一个包括：一个或多个NMOS晶体管以及一个或多个PMOS晶体管，并且其中，所述匹配放大器中的每一个对于所述匹配线中的相应一个的电压的输入具有死区，并且具有在所述匹配放大器的每一个中不存在贯通电流的属性。2.如权利要求1所述的内容可寻址存储器芯片，其中，所述匹配放大器中的每一个包括：NAND电路，所述NAND电路可操作为接收所述匹配线中的每一个的电压以及指示所述匹配线中的每一个的激活和去激活中的一个的电压，并且其中，所述NAND电路包括：第一NMOS晶体管，所述第一NMOS晶体管具有耦合到所述匹配线中的一个的栅极以及耦合到地的一端，并且具有比构成所述内容可寻址存储器单元的标准NMOS晶体管的阈值高的阈值。3.如权利要求2所述的内容可寻址存储器芯片，其中，所述NAND电路包括：第一PMOS晶体管，所述第一PMOS晶体管具有耦合到所述匹配线中的一个的栅极以及耦合到电源电压的一端，并且具有比构成所述内容可寻址存储器单元的标准PMOS晶体管的阈值低的阈值。4.如权利要求3所述的内容可寻址存储器芯片，其中，所述NAND电路包括：第二NMOS晶体管，所述第二NMOS晶体管具有接收指示所述匹配线中的一个的激活和去激活中的一个的电压的栅极、耦合到所述第一NMOS晶体管的另一端的一端、以及耦合到所述第一PMOS晶体管的另一端的另一端，并且具有与构成所述内容可寻址存储器单元的标准NMOS晶体管的阈值高的阈值。5.如权利要求1所述的内容可寻址存储器芯片，其中，所述存储器阵列和所述匹配线被划分成第一块至第2n块，其中n为自然数，其中，所述匹配放大器包括：第一确定电路至第n确定电路，以及锁存电路，所述锁存电路可操作为锁存并输出所述第n确定电路的输出，其中，对于每个条目，所述内容可寻址存储器芯片包括：内部数据布线，所述内部数据布线用于串联耦合所述第一确定电路至所述第n确定电路和所述锁存电路，其中，第i确定电路包括：布置在第(2i-1)块和第2i块之间的第一NAND电路和第二NAND电路，所述第一NAND电路和所述第二NAND电路可操作为分别从所述第(2i-1)块的匹配线和所述第2i块的匹配线输入，其中1≤i≤n，以及逻辑电路，所述逻辑电路可操作为执行所述第一NAND电路和所述第二NAND电路的输出与通过所述内部数据布线传送的前一级中的确定电路的输出的逻辑运算，并且可操作为将所述逻辑运算结果输出到所述内部数据布线，并且其中，所述锁存电路被布置在所述第2n块的相邻侧中的任何一侧。6.如权利要求5所述的内容可寻址存储器芯片，其中，包括在所述确定电路中的逻辑电路包括：NOR电路，所述NOR电路可操作为接收所述第一NAND电路和所述第二NAND电路的输出，并且其中，所述NOR电路包括：第二PMOS晶体管，所述第二PMOS晶体管具有耦合到所述第一NAND电路的输出的栅极以及耦合到电源的一端，并且具有比构成所述内容可寻址存储器单元的标准PMOS晶体管的阈值高的阈值。7.如权利要求6所述的内容可寻址存储器芯片，其中，所述NOR电路包括：第三PMOS晶体管，所述第三PMOS晶体管具有耦合到所述第二NAND电路的输出且与所述第二PMOS晶体管的另一端耦合的栅极，并且具有比构成所述内容可寻址存储器单元的标准PMOS晶体管的阈值高的阈值。8.如权利要求5所述的内容可寻址存储器芯片，进一步包括：NOR电路，所述NOR电路可操作为接收所述第一NAND电路和所述第二NAND电路的输出，其中，所述第一NAND电路和所述第二NAND电路包括：NMOS晶体管，所述NMOS晶体管可操作为在空搜索中借助于空搜索信号来输出指示一致的L电平信号。9.如权利要求8所述的内容可寻址存储器芯片，其中，所述第一NAND电路和所述第二NAND电路包括：PMOS晶体管，所述PMOS晶体管用于在所述空搜索中借助于所述空搜索信号来切断从VDD电源到所述第一NAND电路和所述第二NAND电路的输出的供电。10.如权利要求5所述的内容可寻址存储器芯片，进一步包括：NOR电路，所述NOR电路可操作为接收所述第一NAND电路和所述第二NAND电路的输出，其中，所述NOR电路包括：PMOS晶体管，所述PMOS晶体管用于在空搜索中借助于空搜索信号来将所述NOR电路的输出设置成H电平，以便于以H电平对所述内部数据布线进行充电。11.如权利要求10所述的内容可寻址存储器芯片，其中，所述NOR电路包括：NMOS晶体管，所述NMOS晶体管用于在所述空搜索中借助于所述空搜索信号来切断所述NOR电路的输出对地的放电。12.如权利要求1所述的内容可寻址存储器芯片，其中，所述存储器阵列和所述匹配线被划分成第一块至第(2n+1)块，其中n为自然数，其中，所述匹配放大器包括：第一确定电路至第(n+1)确定电路，以及锁存电路，所述锁存电路可操作为锁存并输出所述第(n+1)确定电路的输出，其中，对于每个条目，所述内容可寻址存储器芯片包括：内部数据布线，所述内部数据布线用于串联耦合所述第一确定电路至所述第(n+1)确定电路和所述锁存电路，其中，第i确定电路包括：布置在第(2i-1)块和第2i块之间的第一NAND电路和第二NAND电路，并且所述第一NAND电路和所述第二NAND电路可操作为分别从所述第(2i-1)块的匹配线和所述第2i块的匹配线输入，其中1≤i≤n，以及逻辑电路，所述逻辑电路可操作为执行所述第一NAND电路和所述第二NAND电路的输出与通过所述内部数据布线传送的前一级中的确定电路的输出的逻辑运算，并且可操作为将所述逻辑运算结果输出到所述内部数据布线，其中，所述第(n+1)确定电路包括：布置在所述第(2n+1)块的相邻侧的任何一侧的NAND电路，并且所述NAND电路可操作为从所述第(2n+1)块的匹配线输入，以及逻辑电路，所述逻辑电路可操作为执行所述NAND电路的输出与通过所述内部数据布线传送的前一级中的确定电路的输出的逻辑运算，并且可操作为将所述逻辑运算结果输出到所述内部数据布线，并且其中，所述锁存电路被配置在所述第(n+1)确定电路或所述第(2n+1)块的相邻侧。13.如权利要求5所述的内容可寻址存储器芯片，其中，在第二级或更后级中的确定电路采用前一级中的确定电路的输出作为开始一致确定的激活信号。14.如权利要求5所述的内容可寻址存储器芯片，其中，在空搜索中，所述匹配放大器中的每一个将所述内部数据布线临时设置在指示一致的H电平。15.如权利要求14所述的内容可寻址存储器芯片，其中，所述匹配放大器中的每一个包括：预锁存电路，所述预锁存电路可操作为根据预锁存信号来对信号进行预锁存，以及输出锁存电路，所述输出锁存电路可操作为根据输出锁存信号来输出预锁存的信号，并且其中，所述预锁存电路在所述空搜索中而不是在正常操作中提前所述预锁存信号的激活时序，并且使得在所述预锁存电路内部的布线中以及耦合所述预锁存电路和所述输出锁存电路的布线中以无效数据进行充电和放电。16.如权利要求15所述的内容可寻址存储器芯片，其中，所述输出锁存电路在所述空搜索中而不是在所述正常操作中提前所述输出锁存信号的所述激活时序，并且使得在所述输出锁存电路内部的布线以及用于从所述输出锁存电路输出的输出数据的布线中以无效数据进行充电和放电。17.如权利要求16所述的内容可寻址存储器芯片，进一步包括：一个或多个可变负载电容，所述一个或多个可变负载电容仅在所述空搜索时耦合到所述输出数据布线。