专利名称：一种包含多存储模块的存储器结构的制作方法
技术领域：
一种包含多存储模块的存储器结构
技术领域：
本实用新型涉及计算机技术领域，特别涉及一种包含多存储模块的存储器结构。背景技术：
如图1所示，为包含多个存储模块的存储器内部结构的示意图。其中I为芯片全局控制器和芯片外部接口控制模块，2为阵列控制模块，3为行控制模块，4为列控制模块，5为存储阵列。阵列控制模块2，行控制模块3，列控制模块4，存储阵列5组成了包含存储模块及其控制模块的基础模块。将该基础模块根据需要重复多次后组成整个存储器的存储阵列，所有的这些基础模块都是由芯片全局控制器和芯片外部接口控制模块I控制，芯片全局控制器和芯片外部接口控制模块1，阵列控制模块2，行控制模块3，列控制模块4，存储阵列5组成存储器。在阵列控制模块2中，有一些用于产生延迟信号的延迟模块，随着存储器中存储模块个数的增多，这些延迟模块被重复的次数也就越多。考虑到功耗和面积的要求，这种重复是不可接受的。因此采用本实用新型控制方式用于减少这些延迟模块的个数。
实用新型内容本实用新型的目的在于提供一种包含多存储模块的存储器结构，用于减少包含多存储模块的存储器结构中延迟模块的个数，以减少功耗和芯片面积。为了实现上述目的，本实用新型采用如下技术方案:—种包含多存储模块的存储器结构，包括至少两个存储模块和一个设置于存储模块外部的延迟电路；每个存储模块包括一个存储阵列和连接该存储阵列的一个阵列控制模块和一个行控制模块，延迟电路连接所有存储模块的存储阵列。
`[0007]本实用新型进一步的改进在于:所述延迟电路包括:命令解码控制模块、延迟模块、若干存储模块地址解码器和锁存器、若干延迟信号锁存器和输出器和用于选择存储模块的地址线；存储模块地址解码器和锁存器、延迟信号锁存器和输出器的数量均与存储模块的数量相同；用于选择存储模块的地址线连接所有存储模块地址解码器和锁存器，存储模块地址解码器和锁存器通过对应的存储模块选择信号线连接对应的延迟信号锁存器和输出器；延迟信号锁存器和输出器通过对应的延迟后的存储模块控制线连接对应的存储模块；命令解码控制模块的激活信号线直接连接所有存储模块地址解码器和锁存器，激活信号线连接延迟模块的输入端，延迟模块的输出端段连接所有延迟信号锁存器和输出器；命令解码控制模块的关闭信号线直接连接所有存储模块地址解码器和锁存器和延迟信号锁存器和输出器。本实用新型进一步的改进在于:所有存储模块中均未设置延迟模块。相对于现有技术，本实用新型具有以下有益效果:本实用新型一种包含多存储模块的存储器结构，通过将现有多存储模块中所有延迟模块去除，而在存储模块之外的芯片全局控制器和芯片外部接口控制模块中增加一个延迟电路来控制所有存储模块；以此有效的降低存储器的功耗和面积。
图1为现有包含多存储模块的存储器结构示意图；图2为新的延迟电路的结构示意图；图3为图2所示延迟电路的控制方式图。
具体实施方式
以下结合附图对本实用新型的实施方式做进一步描述。请参阅图1至图3所示，本实用新型一种包含多存储模块的存储器结构，包括多个存储模块和一个延迟电路。每个存储模块包括一个存储阵列和连接该存储阵列的一个阵列控制模块和一个行控制模块，延迟电路连接所有存储模块的存储阵列。本实用新型将所有在图1中的阵列控制模块2中重复的延迟模块去除，而在芯片全局控制器和芯片外部接口控制模块I中采用一个新的延迟电路产生延迟信号，并将产生的延迟信号传递给所有的存储模块。但是在存储器中由于系统的要求，有可能多个存储模块在相隔较短时间内会相继进行操作，或者在某个或某几个存储模块保持操作状态的同时对其它存储模块进行操作。如在DRAM存储器中，可能会连续激活多个存储模块或在某一个或某几个存储模块保持在激活状态时，激活其它存储模块。为解决该问题，本实用新型延迟电路采用如图2所示的电路结构和图3中所示的控制方式。请参阅图2所 述，本实用新型中的延迟电路包括:命令解码控制模块C0MBLK、延迟模块Timer (Timer是从图1中阵列控制模块2移出的延迟模块)、若干存储模块地址解码器和锁存器RC_BNKSTATE、若干延迟信号锁存器和输出器RC_SASTATE和用于选择存储模块的地址线。本实用新型中存储模块地址解码器和锁存器RC_BNKSTATE、延迟信号锁存器和输出器RC_SASTATE的数量均与存储模块的数量相同；用于选择存储模块的地址线连接所有存储模块地址解码器和锁存器RC_BNKSTATE，存储模块地址解码器和锁存器RC_BNKSTATE通过对应的存储模块选择信号线连接对应的延迟信号锁存器和输出器RC_SASTATE (图2中只是示意性的画出了存储模块选择信号线Bnksel〈0> Bnksel〈7>);延迟信号锁存器和输出器RC_SASTATE通过对应的延迟后的存储模块控制线连接对应的存储模块的存储阵列(图2中只是示意性的画出了延迟后的存储模块控制线sae〈0> sae〈7>);命令解码控制模块COMBLK的激活信号线clact直接连接所有存储模块地址解码器和锁存器RC_BNKSTATE，激活信号线clact连接延迟模块Timer的输入端，延迟模块Timer的输出端段连接所有延迟信号锁存器和输出器RC_SASTATE ;命令解码控制模块COMBLK的关闭信号线clpre直接连接所有存储模块地址解码器和锁存器RC_BNKSTATE和延迟信号锁存器和输出器RC_SASTATEο请参阅图3所示，本实用新型一种包含多存储模块的存储器结构的控制方法，包括:当系统发出激活命令时，命令解码控制模块COMBLK产生的激活信号通过激活信号线clact传输给所有存储模块地址解码器和锁存器RC_BNKSTATE和延迟模块Timer ;该激活信号将用于选择存储模块的地址线上的存储模块地址BA〈2:O〉在存储模块地址解码器和锁存器RC_BNKSTATE中解码得到对应存储模块的选择信号Bnksel置高，每一个地址对应一个选择信号Bnksel和一个延迟后的存储模块控制信号sae。激活信号通过延迟模块Timer产生延迟信号Clat_dly输出给所有延迟信号锁存器和输出器RC_SASTATE，该延迟信号Clat_dly将对应存储模块地址解码器和锁存器RC_BNKSTATE输出的选择信号Bnksel锁存在存储模块地址解码器和锁存器RC_SASTATE中产生延迟后的存储模块控制信号sae。当系统发出关闭命令时，命令解码控制模块COMBLK产生关闭信号；关闭信号通过关闭信号线clpre传输给所有存储模块地址解码器和锁存器RC_BNKSTATE和延迟信号锁存器和输出器RC_SASTATE，该关闭信号将用于选择存储模块的地址线上的存储模块地址BA〈2: 0>在存储模块地址解码器和锁存器RC_BNKSTATE和延迟信号锁存器和输出器RC_SASTATE中解码得到对应存储模块的选择信号Bnksel和延迟后的存储模块控制信号sae置低，每一个地址对应一个选择信号Bnksel和延迟后的存储模块控制信号 sa e。
权利要求1.一种包含多存储模块的存储器结构，其特征在于，包括至少两个存储模块和一个设置于存储模块外部的延迟电路；每个存储模块包括一个存储阵列和连接该存储阵列的一个阵列控制模块和一个行控制模块，延迟电路连接所有存储模块的存储阵列。
2.根据权利要求1所述的一种包含多存储模块的存储器结构，其特征在于，所述延迟电路包括:命令解码控制模块(COMBLK)、延迟模块(Timer)、若干存储模块地址解码器和锁存器(RC_BNKSTATE )、若干延迟信号锁存器和输出器(RC_SASTATE )和用于选择存储模块的地址线；存储模块地址解码器和锁存器(RC_BNKSTATE)、延迟信号锁存器和输出器(RC_SASTATE)的数量均与存储模块的数量相同；用于选择存储模块的地址线连接所有存储模块地址解码器和锁存器(RC_BNKSTATE)，存储模块地址解码器和锁存器(RC_BNKSTATE)通过对应的存储模块选择信号线连接对应的延迟信号锁存器和输出器(RC_SASTATE);延迟信号锁存器和输出器(RC_SASTATE)通过对应的延迟后的存储模块控制线连接对应的存储模块；命令解码控制模块(COMBLK)的激活信号线(clact)直接连接所有存储模块地址解码器和锁存器(RC_BNKSTATE)，激活信号线(clact)连接延迟模块(Timer)的输入端，延迟模块(Timer)的输出端段连接所有延迟信号锁存器和输出器(RC_SASTATE);命令解码控制模块(COMBLK)的关闭信号线(clpre)直接连接所有存储模块地址解码器和锁存器(RC_BNKSTATE )和延迟信号锁存器和输出器(RC_SASTATE )。
3.根据权利要求1所述的一种包含多存储模块的存储器结构，其特征在于，所有存储模块中均未设置延迟模 块。
专利摘要本实用新型提供一种包含多存储模块的存储器结构，包括至少两个存储模块和一个设置于存储模块外部的延迟电路；每个存储模块包括一个存储阵列和连接该存储阵列的一个阵列控制模块和一个行控制模块,延迟电路连接所有存储模块的存储阵列。本实用新型将现多存储模块中所有延迟模块去除，而在存储模块之外增加一个延迟电路来控制所有存储模块；以降低存储器的功耗和面积。
文档编号G11C8/12GK203150141SQ201320139470
公开日2013年8月21日 申请日期2013年3月25日 优先权日2013年3月25日
发明者亚历山大, 俞冰 申请人:西安华芯半导体有限公司