专利名称：一种存储器阵列结构的制作方法
技术领域：
—种存储器阵列结构
技术领域：
本实用新型涉及计算机技术领域，特别涉及一种储存器阵列结构。
背景技术：
请参阅图1所示，随着工艺尺寸的缩小，为减小单元尺寸的面积，采用开路位线结构。I，3，5，7，9是存储阵列，由一根或多根字线Wl和位线(BL_0、BL_e)组成，2，4，6，7是灵敏放大器阵列，由一个或多个灵敏放大器组成。当对存储阵列3进行操作时，3中的字线WL被激活，其它的字线处于未激活状态，与该字线相连的存储单元的信息通过与存储单元相连的位线，如图1中偶数位线BL_e和奇数位线BL_o，传递到2，4中的灵敏放大器，通过该灵敏放大器可以对存储单元进行读写操作。输入到2，4的位线有两种，一种来自于要进行操作的存储阵列，用于传递存储单元中的信息，即读出位线，另一种来自于未被激活的存储阵列，作为灵敏放大器的比较基准，即基准位线，因此需要2和4两个灵敏放大器阵列来处理一根字线上的存储单元的数据。而且对于任何一个存储阵列的读写操作都需要另两块相邻的存储阵列提供基准位线。由于采用开路位线结构，需要在存储阵列中加入多余的存储模块以提供基准位线，该多余的存储模块被称为边界模块。
实用新型内容本实用新型的目的在于提供一种存储器阵列结构，该结构可以使用部分背景技术结构中所不能使用的存储单元，这些存储单元可以用于提供额外的随机存储器或只读存储器，这些存储器可以用来存储各种芯片中所需的配置信息和自修复所需的信息或者测试芯片时所需息等。为了实现上述目的，本实用新型采用如下技术方案:一种存储器阵 列结构，包括若干存储阵列和若干设置于相邻两个存储阵列之间的中间灵敏放大器阵列；相邻两个存储阵列之间设置一个中间灵敏放大器阵列；所述若干存储阵列包括两个边界存储阵列，所述两个边界存储阵列各连接有一个边界灵敏放大器阵列；所述边界灵敏放大器阵列中的每一灵敏放大器连接对应边界储存阵列中的两个位线。本实用新型进一步的改进在于:所述边界灵敏放大器阵列中的每一灵敏放大器连接边界储存阵列中中间灵敏放大器阵列未连接的位线。本实用新型进一步的改进在于:所述边界灵敏放大器阵列中的每一灵敏放大器连接边界储存阵列中间隔设置的两个奇数位线或偶数位线。本实用新型进一步的改进在于:所述若干存储阵列中每一个储存阵列的位线长度相同。本实用新型进一步的改进在于:中间灵敏放大器阵列中每一个灵敏放大器的两个输入端分别连接相邻的两个存储阵列。相对于现有技术，本实用新型具有以下优点:本实用新型通过在边界存储阵列旁设置边界灵敏放大器阵列，通过边界灵敏放大器阵列连接边界存储阵列中冗余存储单元的位线，可以有效的使用一半的冗余存储单元，提高了存储单元的使用率；该等单元可以用于提供额外的随机存储器或只读存储器，这些存储器可以用来存储各种芯片中所需的配置信息和自修复所需的信息或者测试芯片时所需信息等。
图1为现有存储器阵列的结构示意图；图2为本实用新型一种存储器阵列结构的示意图。
具体实施方式请参阅图2所示，本实用新型一种储存器阵列结构，在两个边界模块100，即第一边界存储阵列I和第二边界存储阵列9旁边分别加入特殊的边界灵敏放大器阵列A和A’。这两个特殊的边界灵敏放大器阵列A和A’与中间灵敏放大器阵列2，4，6，8有所不同。中间灵敏放大器阵列2，4，6，8所需的输入即图1中的偶数位线BL_e和奇数位线BL_o*别来自与其相邻的两个存储阵列，而边界灵敏放大器阵列A和A’所需的输入都是来自与其相邻的边界模块，边界灵敏放大器阵列A中每个灵敏放大器的两个输入均来自边界存储阵列0，边界灵敏放大器阵列A中 每个灵敏放大器连接边界储存阵列I中相邻的两个奇数位线BLs_0 ；边界灵敏放大器阵列A’中每个灵敏放大器的两个输入均来自边界存储阵列8，边界灵敏放大器阵列A’中每个灵敏放大器连接边界储存阵列8中相邻的两个偶数位线BLs_e。边界模块(边界存储阵列O、边界存储阵列8)中的存储单元可以分成两部分，一部分是在先前结构中可以被正常读写的存储单元，正常存储单元；另一部分是在先前结构中不可以被正常读写的存储单元，冗余存储单元。当加入边界灵敏放大器阵列A和A’后，冗余存储单元可以通过这两个特殊的放大器模块读出，但是由于边界灵敏放大器阵列A和A’中每个灵敏放大器的两个输入位线所连接的存储单元共用一根字线，而且这两根位线是同一个放大器的两个输入，而这两个输入中，一个为读出位线，另一个为基准位线，因此这两个位线所连接的存储单元只能读出与读出位线相连的单元中的数据。即冗余存储单元中只有一半可以被读写。在读写正常存储单元时，特殊的灵敏放大器被关闭，只有读写冗余存储单元时，特殊的灵敏放大器才开始工作，因此不会对正常存储单元的读写产生影响。
权利要求1.一种存储器阵列结构，其特征在于，包括若干存储阵列和若干设置于相邻两个存储阵列之间的中间灵敏放大器阵列；相邻两个存储阵列之间设置一个中间灵敏放大器阵列；所述若干存储阵列包括两个边界存储阵列，所述两个边界存储阵列各连接有一个边界灵敏放大器阵列；所述边界灵敏放大器阵列中的每一灵敏放大器连接对应边界储存阵列中的两个位线。
2.根据权利要求1所述的一种存储器阵列结构，其特征在于，所述边界灵敏放大器阵列中的每一灵敏放大器连接边界储存阵列中中间灵敏放大器阵列未连接的位线。
3.根据权利要求1所述的一种存储器阵列结构，其特征在于，所述边界灵敏放大器阵列中的每一灵敏放大器连接边界储存阵列中间隔设置的两个奇数位线或偶数位线。
4.根据权利要求1所 述的一种存储器阵列结构，其特征在于，所述若干存储阵列中每一个储存阵列的位线长度相同。
5.根据权利要求1所述的一种存储器阵列结构，其特征在于，中间灵敏放大器阵列中每一个灵敏放大器的两个输入端分别连接相邻的两个存储阵列。
专利摘要本实用新型提供一种存储器阵列结构，包括若干存储阵列和若干设置于相邻两个存储阵列之间的中间灵敏放大器阵列；相邻两个存储阵列之间设置一个中间灵敏放大器阵列；所述若干存储阵列包括两个边界存储阵列，所述两个边界存储阵列各连接有一个边界灵敏放大器阵列；所述边界灵敏放大器阵列中的每一灵敏放大器连接对应边界储存阵列中的两个位线。本实用新型通过在边界存储阵列旁设置边界灵敏放大器阵列，连接边界存储阵列中冗余存储单元的位线，可以有效的使用一半的冗余存储单元，提高了存储单元的使用率；该等单元可以用于提供额外的随机存储器或只读存储器，这些存储器可以用来存储各种芯片中所需的配置信息和自修复所需的信息或者测试芯片时所需信息等。
文档编号G11C7/06GK203150140SQ201320138579
公开日2013年8月21日 申请日期2013年3月25日 优先权日2013年3月25日
发明者郝福亨, 亚历山大, 俞冰 申请人:西安华芯半导体有限公司