一种基于半浮栅的双管增益存储器器件结构的制作方法
【专利摘要】本发明涉及一种半导体器件结构，尤其涉及一种基于半浮栅的双管增益存储器器件结构，该存储器器件结构包括一SOI晶圆，且在所述SOI晶圆中的半导体层中还制备有多个存储器单元，每个存储器单元包括位于半导体层中的相互绝缘隔离的一个存储管和一个选通管，且所述存储管的栅极与所述选通管的源极电性连接，构成一双管增益单元结构；其中，所述存储器单元中设置有存储管区和选通管区，所述存储管包括一个半浮栅结构，从存储管区延伸到选通管区并籍由半浮栅结构电性接触选通管的源极。本发明中的存储器器件结构节省了存储器器件单元面积和金属互连所占的面积，并使得保持时间增加，漏电流减小，RC延迟减少，功耗明显降低。
【专利说明】—种基于半浮栅的双管增益存储器器件结构【技术领域】
[0001]本发明涉及一种半导体器件结构，尤其涉及一种基于半浮栅的双管增益存储器器件结构。
【背景技术】
[0002]随着特征尺寸越来越小，对片上高速缓存cache (SRAM)的性能、密度、功耗的需求越来越高，传统六管单元的SRAM已不能满足高性能、高密度、低功耗的要求。近些年来，一种基于增益单元的嵌入式DRAM (eDRAM)逐渐引起广泛关注，并且这种结构已经在一些服务器和移动设备中取代了传统的SRAM以达到更高的性能。
[0003]嵌入式存储器在整个专用集成电路(ASIC)和片上系统(SoC)中都占据主导地位，这种趋势还在持续。在现代微处理器中，功耗损耗已经成为嵌入式存储器的主要性能限制，而适度的增加功耗下，大容量的高速缓存却能明显提高微架构性能和多核系统的利用。在一些处理器中高速缓存存储器的面积已经接近于整个芯片面积的一半，并且存储器占据了整个低功耗系统的绝大部分功耗。传统的嵌入式存储器为6管SRAM (如图1 )，它具备高速的读写性能和强劲的静态数据保持能力。但是随着存储容量不断上升导致亟需一种较小的存储单元结构来替代SRAM。采用电流读/写存取是一种获取更高存储器带宽的有效方法，但是四端SRAM需要更多的晶体管来实现这样的存储单元，导致更多的面积损耗。并且，SRAM存储单元中截止晶体管的漏功耗已经成为超大规模集成电路中的主要功耗，特别是在待机状态下。为了解决功耗问题，最有效的办法就是降低系统的工作电压(VDD)。然而读写边界减小以及增加的工艺变化限制了 SRAM阵列的最小工作电压。因此理想的SRAM替代者必须保持标准逻辑制造工艺兼容性，并具备高密度、低功耗、低操作电压。
[0004]在纳米级CMOS工艺中嵌入式DRAM (eDRAM)已经成为主流SRAM的替代者。传统的I个晶体管I个电容(ITic)eDRAM由于电容漏电导致可缩放性受到限制。一种逻辑兼容的增益单元(gain cell，GC)eDRAM能够有效解决上述问题。增益单元的概念可追溯到上世纪七十年代，但是由于SRAM和DRAM芯片独立的专用工艺技术的发展导致增益单元没有引起注意。直至最近十年来GC存储器作为SRAM的有效替代者而重新被提起，尤其是在高密度、低功耗和高可靠性方面GC存储器有着很大潜能。目前工业界和学术届已经有很多创新的GC设计和阵列结构，旨在在高端处理器中取代高速cache。增益单元一般是由2_3个标准逻辑晶体管或者二极管组成的动态存储位单元(bitcell )，相比传统的ITlC单元，增益单元中多出的部件是为了能够增加内部的存储电容，同时能够放大所存储的电荷，因此称之为“增益”单元。
[0005]另外，传统的2Mb2T增益单元结构，如图2所示，W晶体管14的一源/漏极电路连接R晶体管15的栅极，带宽128GB/s，2ns周期时间，可工作在2GHz频率下，制造工艺为65nm逻辑工艺。快速的读 存取和周期可应用在查找表结构中，并有希望取代SRAM。双管完全流水线增益单元具备非破坏性读操作，支持局部写功能，支持8周期连续存取同一个存储块。该存储块采用高性能的65nm工艺制造，1.2nm氮化栅氧化层,35nm栅长，NiSi娃化物,8层铜金属互连，工作频率可达2GHz。具体参数如表1所示。
[0006]
【权利要求】
1.一种基于半浮栅的双管增益存储器器件结构，其特征在于，所述存储器器件结构包括: 一 SOI晶圆，包括底部衬底和位于底部衬底之上的掩埋层及包括掩埋层上方的半导体层，且在所述半导体层中还制备有多个存储器单元，每个存储器单元包括位于所述半导体层中的相互绝缘隔离的一个存储管和一个选通管，且所述存储管的栅极与所述选通管的源极电性连接，构成一双管增益单元结构； 其中，所述存储器单元中设置有存储管区和选通管区，所述存储管包括一个半浮栅结构，从所述存储管区延伸到所述选通管区并籍由半浮栅结构电性接触选通管的源极。
2.如权利要求1所述的存储器器件结构，其特征在于，所述存储管位于所述存储管区中，所述选通管位于所述选通管区中。
3.如权利要求2所述的存储器器件结构，其特征在于，所述存储管包括: 在位于所述存储管区中的掩埋层的上方有第一半导体层，且该第一半导体层中设置有第一掺杂区、第二掺杂区和第一沟道区，其中，该第一半导体层和第二半导体层共同构成所述SOI晶圆的半导体层； 在位于所述第一沟道区和所述第二掺杂区的第一半导体层的上方有一第一栅氧层，且该第一栅氧层还部分位于所述第一掺杂区的第一半导体层的上方； 其中，在位于所述存储管区中，所述第一栅氧层的上方按照从下至上顺序还依次设置有半浮栅结构、第二栅氧层和栅极层。
4.如权利要求3所述的存储器器件结构，其特征在于，所述选通管包括: 在位于所述选通管区中的掩埋层的上方有第二半导体层，且该第二半导体层中设置有第三掺杂区、第四掺杂区和第二沟道区； 所述第一栅氧层还部分位于所述第三掺杂区中的第二半导体层的上方，所述半浮栅结构位于所述第一栅氧层的上方并延伸部分位于所述第三掺杂区中的第二半导体层的上方，所述第二栅氧层在所述半浮栅结构的上方及其位于所述选通管区一侧的侧壁上，且该第二栅氧层还位于剩余的位于所述第三掺杂区中的第二半导体层的上方、位于所述第二沟道区的第二半导体层的上方和部分位于所述第四掺杂区的第二半导体层的上方； 其中，所述栅极层位于所述第二栅氧层的上方，且该栅极层的上表面的高度在同一水平线上。
5.如权利要求4所述的存储器器件结构，其特征在于，所述存储器器件结构还包括一隔离墙: 所述隔离墙设置在所述掩埋层的上方，以隔离所述第一半导体层和所述第二半导体层，且所述第一栅氧层位于所述隔离墙的上方； 其中，所述隔离墙的上表面的高度、所述第一半导体层的上表面的高度和所述第二半导体层的上表面的高度均在同一水平面上。
6.如权利要求5所述的存储器器件结构，其特征在于，所述第二掺杂区和所述第三掺杂区临近所述隔离墙，所述第一掺杂区和所述第四掺杂区远离所述隔离墙。
7.如权利要求6所述的存储器器件结构，其特征在于，所述第一掺杂区、所述第二掺杂区、所述第三掺杂区和所述第四掺杂区中均设置有轻掺杂区和重掺杂区，其中所述第一掺杂区和所述第二掺杂区的重掺杂区为源/漏极，第三掺杂区的重掺杂区为源极，第四掺杂区的重掺杂区为漏极； 所述第一栅氧层在位于所述第三掺杂区中重掺杂的第二半导体层的部分表面的上方，且该第一栅氧层不与所述第一掺杂区中的重掺杂区接触，而所述半浮栅在位于所述第三掺杂区中重掺杂区的第二半导体层的剩余表面的上方；所述第二栅氧层在位于所述第四掺杂区中重掺杂区的第二半导体层部分表面的上方。
8.如权利要求7所述的存储器器件结构，其特征在于，位于所述第一掺杂区、所述第二掺杂区和所述第四掺杂区中的重掺杂区上还设置有互连线，且位于所述栅极层上方也设置有互连线。
9.如权利要求1所述的存储器器件结构，其特征在于，所述选通管的栅极与存储器器件的写字线连接，且该选通管的漏极与存储器器件的写位线连接；所述存储管的一源/漏极与存储器器件的读字线连接，且该存储管的另一源/漏极则与存储器器件的读位线连接；其中，选通管的栅极为栅极层，存储管的栅极为半浮栅结构。
10.如权利要求1所述的存储器器件结构，其特征在于，所述存储管为PMOS结构或NMOS结构，所述选通管为PMOS结构或NMOS结构。
【文档编号】G11C11/401GK103928465SQ201410127643
【公开日】2014年7月16日 申请日期:2014年3月31日 优先权日:2014年3月31日
【发明者】亢勇, 陈邦明 申请人:上海新储集成电路有限公司