快闪存储器及其编程方法与流程

本发明涉及一种与非(NAND)型快闪存储器(flash memory)等非易失性半导体存储装置，尤其涉及一种快闪存储器及其编程方法。

背景技术：

NAND型快闪存储器包含多个NAND串(string)，1个NAND串具有：串联连接的多个存储单元(memory cell)；与存储单元其中一个的端部连接的源极线侧选择晶体管；以及与存储单元的另一个端部连接的位线侧选择晶体管。各存储单元的控制栅极连接于对应的字线，在源极线侧选择晶体管的栅极连接有选择栅极线SGS，在位线侧选择晶体管的栅极连接有选择栅极线SGD。这些NAND串在P阱内沿行方向形成有多个，1个P阱构成存储单元阵列的1个区块。

存储单元具有N型金属氧化物半导体(N-Mental-Oxide-Semiconductor，简称：NMOS)型结构，该NMOS型结构包括：浮动栅极(floating gate)(电荷蓄积层)，隔着隧道(tunnel)氧化膜而形成；以及控制栅极，隔着介电质膜而形成在浮动栅极上，且当在浮动栅极蓄积电子时，存储单元的阈值偏移至正方向，该状态一般被称作数据“0”。另一方面，当从浮动栅极放出电子时，阈值偏移至0或负方向，该状态被称作数据“1”。图1是对NAND型快闪存储器的数据“1”、“0”的关系进行说明的图，其表示存储单元的数据“0”、“1”的阈值的分布幅度，以存储单元的阈值处于该分布幅度内的方式来控制编程或擦除。

在存储单元的隧道氧化膜或浮动栅极，有时会因制造工序的参数变动或经时变化等因素而存在偏差，因此所有存储单元未必均匀。即，在某个存储单元容易注入电子，而在某个存储单元难以注入电子，即使对两者施加相同的编程电压，两者的阈值的偏移量也会相对不同。因而会产生下述事态，即，某个存储单元立即到达“0”的阈值分布幅度内，但某个存储单元并未立即到 达“0”的阈值分布幅度内。

为了应对此种事态，通常借助编程校验来进行控制，以对电子注入不够充分的存储单元再次施加编程电压，使存储单元的阈值到达“0”的分布幅度内。

在专利文献1(日本专利第3626221号公报)等中公开了一种能够缩窄存储单元的阈值分布幅度且能够高速进行电子注入的编程方法。该编程方法如图2所示(图2是对现有的编程电压的施加方法的一例进行说明的图)，将编程电压分割为多个脉冲，从而将该编程电压施加至存储单元的控制栅极。施加至控制栅极的最初的编程电压的峰值为Vpgm，脉冲的峰值逐渐提高ΔVpp。脉宽为固定时间，1次电子注入动作中的存储单元的阈值的最大偏移量ΔVth等于ΔVpp。另外，专利文献2(日本专利第5522682号公报)等公开了一种编程方法，其鉴于因编程脉冲电压的过冲(over shoot)而难以准确控制阈值的偏移量的情况，将编程脉冲电压分为低电压宽度部分与高电压宽度部分，以抑制过冲电压的影响。

技术实现要素：

[发明所要解决的问题]

若反复进行编程/擦除，会因隧道氧化膜的膜质劣化等原因，编程快的存储单元与编程慢的存储单元混合存在。即，在施加相同的编程电压时，编程快的存储单元的阈值的偏移量大，而编程慢的存储单元的阈值的偏移量小。若在此种状态下进行初始校验，可能会有尽管编程快的存储单元的阈值尚未到达目标阈值(校验电压)，但看起来该阈值凸显得较大，从而被判定为合格。

图3是存储单元阵列(memory cell array)的概略结构图，图4是编程校验读出时的各部分的电压波形图。在预充电期间T1，进行对位线的预充电(pre-charge)。位线选择晶体管BLS的选择栅极线迁移至H电平(level)，位线选择晶体管导通，选择栅极线SGD迁移至H电平，位线侧选择晶体管导通，无论存储单元的编程状态如何，均对未选择字线施加使存储单元导通的通过电压，对于选择字线施加校验电压，选择栅极线SGS迁移至L电平，源极线侧选择晶体管断开，位线选择晶体管BLS的选择栅极线迁移至H电平而导通。这样，对于位线BLi、BLi+1、BLi+2、BLi+3，从页面缓冲器/读出 电路10供给预充电电压。

在放电期间T2，进行位线的放电(discharge)。选择栅极线SGS迁移至H电平，源极线侧选择晶体管导通。而且，源极线SL通过使晶体管Q1导通而接地。在以下的说明中，将对数据“0”进行编程的存储单元称作选择存储单元，将保持数据“1”的存储单元称作未选择存储单元。

在放电期间，若选择存储单元的阈值大于校验电压，选择存储单元为断开，该位线的电平不放电而大致固定，另一方面，若选择存储单元的阈值为校验电压以下，则选择存储单元为导通，该位线的电平通过放电而下降。在读出期间T3，由读出(sense)电路10读出位线的电平，利用锁存期间T4，对由读出电路所读出的电平进行锁存(latch)。

在图3中，MC1、MC2、MC3为选择存储单元，MC4为未选择存储单元，MC2设为编程快的存储单元，MC1、MC3设为编程慢的存储单元。编程快的存储单元MC2通过最初的编程电压的施加而将相对较多的电子注入浮动栅极，阈值的偏移量变大。编程慢的存储单元MC1、MC3的电子的注入量没有那么多，阈值的偏移量小。一般而言，在最初的编程电压的施加时超过校验电压的编程快的存储单元的数量相对不多。因此，在施加最初的编程电压的最初校验中，若编程慢的存储单元导通，来自位线的电流一举放电至源极线SL，则源极线SL会因其自身的电阻R而电压暂时上升例如0.1V～0.2V左右。当源极线SL的电压上升时，存储单元的栅极/源极间电压变小，此时，若进行选择存储单元的读出，则编程快的存储单元的阈值看起来会反映得较大。

图5是阈值分布的示意图。如图5中(A)所示，在施加最初的编程电压时，大部分的选择存储单元的阈值分布Vth_s小于校验电压。另一方面，编程快的存储单元的阈值的偏移量大，若在源极线SL的电压浮动的状态下进行读出，则阈值分布Vth_f会凸显得高于校验电压。对于已验证为阈值分布Vth_f高于校验电压的选择存储单元，对其位线施加正的电压，以在施加下个编程电压时禁止编程。

当验证为所有选择存储单元的阈值大于校验电压时，结束校验。此时，如图5中(B)所示，编程慢的存储单元的阈值分布Vth_s超过校验电压，但当判定为编程快的存储单元的阈值分布Vth_f在表观上高于校验电压时，该 阈值分布Vth_f有可能低于校验电压。因而，若在编程快的存储单元与编程慢的存储单元混合存在的状态下进行编程，则无法缩窄数据“0”的阈值分布幅度，而且，由于阈值低，因此数据“0”的保持特性会发生劣化。

本发明解决此种现有问题，提供一种能够实现阈值分布幅度的窄幅化的快闪存储器及其编程方法。

进而，本发明的目的在于提供一种改善了数据保持特性的快闪存储器及其编程方法。

[解决问题的技术手段]

本发明提供一种快闪存储器的编程方法，所述快闪存储器具有形成有NAND串的存储器阵列，所述NAND串是由存储单元串联连接而成，所述快闪存储器的编程方法包括：校验读出，在对被选择的位线施加编程电压后，验证被选择的存储单元的阈值是否合格，所述校验读出包括将电压预充电至位线的预充电步骤、使经预充电的位线的电压能够放电至源极线的放电步骤、及在放电步骤后读出位线的电压的读出步骤，关于从位线的放电开始到读出开始为止的放电期间，最初的编程电压施加后的校验读出的所述放电期间被设定得长于之后的编程电压施加后的校验读出的所述放电期间。

在本发明的一实施例中，在多次进行校验读出时，将所述放电期间设定成逐渐变短。

在本发明的一实施例中，在多次进行校验读出时，仅将最初的编程电压施加后的校验读出时的所述放电期间设定得长于其他校验读出时的放电期间。

在本发明的一实施例中，所述位线的放电开始是使NAND串的源极线侧选择晶体管导通之时。

在本发明的一实施例中，所述读出开始是位线电连接于读出电路之时，电压施加后的校验读出时的放电期间被设定得至少大于6μs。

本发明的快闪存储器包括：存储器阵列，形成有由存储单元串联连接而成的NAND串；选择部件，选择存储器阵列的字线；施加部件，对由所述选择部件所选择的字线施加编程电压；以及校验读出部件，在施加编程电压后验证被选择的存储单元的阈值是否合格，所述校验读出部件包括：对由所述选择部件所选择的字线施加校验电压的部件；放电部件，在施加校验电压时， 使连接于被选择的存储单元的位线的电压能够放电至源极线；探测部件，在所述放电部件的放电后探测位线的电压；以及设定部件，针对从所述放电部件的位线放电开始到所述探测部件的探测开始为止的放电期间，将最初的编程电压施加后的校验读出时的所述放电期间设定得长于之后的编程电压施加后的校验读出时的放电期间。

在本发明的一实施例中，所述校验读出部件包括对位线进行预充电的预充电部件，所述放电部件使经预充电的位线能够放电。

在本发明的一实施例中，所述设定部件在多次进行校验读出时，将所述放电期间设定成逐渐变短。

在本发明的一实施例中，所述放电部件通过使NAND串的源极线选择晶体管导通，从而使位线的电压能够放电至源极线。

在本发明的一实施例中，所述探测部件包括用于将位线连接于读出电路的位线选择晶体管，当位线通过位线选择晶体管而电连接于读出电路时开始所述探测。

(发明的效果)

根据本发明，将使最初的编程电压施加后的校验读出时的读出开始时的放电期间，设定成比之后的编程电压施加后的校验读出时的读出开始时的放电期间还长，从而抑制在源极线的电压上升的期间内进行选择存储单元是否合格的验证，由此，能够更准确地进行选择存储单元的阈值的验证。其结果，即使编程速度存在偏差的存储单元混合存在，也能够实现阈值分布幅度的窄幅化，且能够提高存储单元的数据保持特性。

附图说明

图1是对NAND型快闪存储器的数据“1”、“0”的关系进行说明的图；

图2是对现有的编程电压的施加方法的一例进行说明的图；

图3是存储单元阵列的概略结构图；

图4是编程校验读出时的各部分的电压波形图；

图5是阈值分布的示意图；

图6是本发明一实施例的NAND型快闪存储器的整体结构的框图；

图7是NAND串的等效电路图；

图8是本发明一实施例的在快闪存储器的动作时对各部分施加的电压的关系图；

图9是本发明一实施例的快闪存储器的读出电路与位线选择电路的示意图；

图10是本发明一实施例的编程方法流程图；

图11是本发明一实施例的校验读出的动作流程图；

图12A是步骤S204中以通常的放电期间进行读出动作时的各部分的电压波形图；

图12B是步骤S202中以长的放电期间进行读出动作时的各部分的电压波形图；

图13A是在选择存储单元的阈值充分低于校验电压时，流经存储单元的单元电流与放电时间的关系图；

图13B是放电时间与源极线的电压的关系图；

图13C是在选择存储单元的阈值稍低于校验电压时，单元电流与放电时间的关系图；

图14是说明本发明第2实施例的校验读出的动作的流程图；

图15是说明本发明第3实施例的校验读出的动作的流程图。

附图标记说明：

10、170：页面缓冲器/读出电路；

100：快闪存储器；

110：存储器阵列；

120：输入/输出缓冲器；

130：地址寄存器；

140：高速缓冲存储器；

150：控制器；

160：字线选择电路；

172：读出电路；

174：锁存电路；

180：列选择电路；

182：位线选择电路；

190：内部电压产生电路；

200：系统时钟产生电路；

Ax：行地址信息；

Ay：列地址信息；

BL、BL0～BLn、BLi、BLi+1、BLi+2、BLi+3：位线；

BLCD：传输晶体管；

BLe：偶数位线；

BLK(0)～BLK(m)：区块；

BLPRE：预充电用晶体管；

BLo：奇数位线；

BLS：位线选择晶体管；

BLSe：偶数位线选择晶体管；

BLSo：奇数位线选择晶体管；

C1、C2、C3：控制信号；

CLAMP：钳位晶体管；

CLK：内部系统时钟；

Cp：电容器；

MC0～MC31：存储单元；

N1：共用节点；

NU：NAND串单元；

Q1：晶体管；

R：电阻；

S100～S110、S200～S204、S300～S308、S400～S414：步骤；

SGD、SGS：选择栅极线；

SL：源极线；

V_SL：源极线SL的电压；

SNS：读出节点；

T1：预充电期间；

T2：放电期间；

T3：读出期间；

T4：锁存期间；

Tb+ΔT：时刻；

Ta：放电期间的开始时刻；

Tb：放电期间的结束时刻；

TD：位线侧选择晶体管；

TS：源极线侧选择晶体管；

Vers：擦除电压；

Vpass：通过电压；

Vpgm：编程电压；

VPRE：假想电源；

Vread：读出电压；

Vth_f：阈值分布；

Vth_s：阈值分布；

WL0～WL31、WL1～WLn：字线；

YBLe：偶数偏压晶体管；

YBLo：奇数偏压晶体管。

具体实施方式

以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解而强调表示各部分，与实际元件(device)的比例(scale)并不相同。

图6是本发明一实施例的NAND型快闪存储器的整体结构的框图。如图6所示，快闪存储器100包括：存储器阵列110，形成有排列成行列状的多个存储单元；输入/输出缓冲器(buffer)120，连接于外部输入/输出端子I/O；地址寄存器130，接收来自输入/输出缓冲器120的地址数据；高速缓冲存储器(cache memory)140，保持输入/输出的数据；控制器150，生成控制信号C1、C2、C3等，该控制信号C1、C2、C3等是基于来自输入/输出缓冲器120的命令数据(command data)及外部控制信号(未图示的芯片使能(chip enable)或地址锁存使能(address latch enable)等)来控制各部分；字线选择电路160，对来自地址寄存器130的行地址信息Ax进行解码(decode)，并基于解码结 果来进行区块的选择及字线的选择等；页面缓冲器/读出电路170，保持通过位线而读出的数据，或者通过位线来保持编程数据等；列选择电路180，对来自地址寄存器130的列地址信息Ay进行解码，并基于该解码结果来进行位线的选择等；内部电压产生电路190，生成数据的读出、编程(写入)及擦除等所需的电压(编程电压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers(包括擦除脉冲、校验电压等))；以及系统时钟产生电路200，产生内部系统时钟CLK。

存储器阵列110具有沿列方向配置的多个区块BLK(0)、BLK(1)、…、BLK(m)。在区块的其中一个端部，配置有页面缓冲器/读出电路170。但是，页面缓冲器/读出电路170也可配置在区块的另一个端部或者配置在两侧的端部。

在1个区块中，如图7所示(图7是NAND串的等效电路图)，形成有多个将多个存储单元串联连接而成的NAND串单元NU，在1个区块内，沿行方向排列有n+1个NAND串单元NU。NAND串单元NU包括：串联连接的多个存储单元MCi(i＝0、1、…、31)；位线侧选择晶体管TD，连接于作为一个端部的存储单元MC31；以及源极线侧选择晶体管TS，连接于作为另一个端部的存储单元MC0，其中位线侧选择晶体管TD的漏极(drain)连接于对应的1条位线BL，源极线侧选择晶体管TS的源极连接于共用源极线SL。存储单元MCi的控制栅极连接于字线WLi(i＝0、1、…、31)，位线侧选择晶体管TD的栅极连接于选择栅极线SGD，源极线侧选择晶体管TS的栅极连接于选择栅极线SGS。字线选择电路160在基于行地址信息Ax来选择区块时，通过该被选择的区块的选择栅极线SGS、SGD来选择性地驱动TD、TS。

存储单元典型的是具有金属氧化物半导体(Metal Oxide Semiconductor，简称：MOS)结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱内；隧道氧化膜，形成在源极/漏极间的沟道(channel)上；浮动栅极(电荷蓄积层)，形成在隧道氧化膜上；以及控制栅极，隔着介电质膜而形成在浮动栅极上。当浮动栅极中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，存储单元通过控制栅极为0V而导通。当在浮动栅极中蓄积有电子时，即写入有数据“0”时，阈值偏移为正，存储单元通过控制栅极为 0V而断开。但是，存储单元并不限于存储单个位，也可存储多个位。

图8是本发明一实施例的在快闪存储器的动作时对各部分施加的电压的关系图。在读出动作时，对位线施加某正电压，对被选择的字线施加某电压(例如0V)，对未被选择的字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS导通，对共用源极线施加0V。在编程动作时，对被选择的字线施加高电压的编程电压Vpgm(15V～20V)，对未被选择的字线施加中间的通过电压(例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS断开，并将与“0”或“1”的数据相应的电平供给至位线。在擦除动作时，对区块内的被选择的字线、即控制栅极施加某电压(例如0V)，对P阱施加高电压(例如20V)的擦除脉冲，将浮动栅极的电子抽出至基板，由此以区块为单位来擦除数据。

图9是本发明一实施例的快闪存储器的读出电路与位线选择电路的示意图。此处，例示了包含一对的偶数位线BLe与奇数位线BLo的1页面。页面缓冲器/读出电路170包括读出电路172以及保持所读出的数据的锁存电路174。读出电路172通过位线选择电路182而连接于偶数位线BLe及奇数位线BLo，即，1个读出电路172由一对偶数位线BLe与奇数位线BLo所共有。但是，此种结构仅为一例，位线未必需要分为偶数位线与奇数位线，在此情况下，读出电路连接于各位线中的每条位线。

位线选择电路182包括：偶数位线选择晶体管BLSe，用于选择偶数位线BLe；奇数位线选择晶体管BLSo，用于选择奇数位线BLo；以及位线选择晶体管BLS，连接于偶数位线选择晶体管BLSe及奇数位线选择晶体管BLSo的共用节点(node)N1与读出电路172之间。这些晶体管BLSe、BLSo、BLS为N型的MOS晶体管。

对于偶数位线选择晶体管BLSe及奇数位线选择晶体管BLSo以及位线选择晶体管BLS的栅极，施加来自控制器150的控制信号，这些晶体管在读出、编程、擦除时选择性地导通或断开。例如，在读出动作中，当偶数位线BLe被选择时，奇数位线BLo未被选择，偶数位线选择晶体管BLSe、位线选择晶体管BLS导通，奇数位线选择晶体管BLSo断开。而且，当奇数位线BLo被选择时，偶数位线BLe未被选择，奇数位线选择晶体管BLSo、位线选择 晶体管BLS导通，偶数位线选择晶体管BLSe断开。

位线选择电路182还包括：偶数偏压晶体管YBLe，连接于偶数位线BLe与假想电源VPRE之间；以及奇数偏压晶体管YBLo，连接于奇数位线BLo与假想电源VPRE之间。偶数偏压晶体管YBLe及奇数偏压晶体管YBLo包含N型的MOS晶体管。

对于偶数偏压晶体管YBLe及奇数偏压晶体管YBLo的栅极，施加来自控制器150的控制信号，这些晶体管在读出、编程、擦除时选择性地导通或断开。而且，对于假想电源VPRE，能够通过控制器150的控制来供给由内部电压产生电路190所生成的电压。例如，在页面读出时，当偶数位线BLe被选择而奇数位线BLo未被选择时，偶数偏压晶体管YBLe断开，奇数偏压晶体管YBLo导通，对于奇数位线BLo，由假想电源VPRE供给屏蔽(shield)电平(GND)。而且，当偶数位线BLe未被选择而奇数位线BLo被选择时，偶数偏压晶体管YBLe导通，奇数偏压晶体管YBLo断开，对于偶数位线BLe，由假想电源VPRE供给屏蔽电平。在编程时，对于假想电源VPRE供给编程禁止电压，未被选择的位线的存储单元的沟道则被偏压或预充电至写入禁止电压。

读出电路172包括：钳位晶体管(clamp transistor)CLAMP，串联连接于偶数及奇数位线共用的位线；预充电用晶体管BLPRE，连接于读出节点SNS；电容器(capacitor)Cp，连接于读出节点SNS；以及传输晶体管BLCD，连接于读出节点SNS与锁存电路174之间。读出电路172的晶体管是N型的MOS晶体管，这些晶体管根据来自控制器150的控制信号而选择性地导通或断开。进行读出时，预充电用晶体管BLPRE导通，从电源假想VPRE供给的预充电电压通过钳位晶体管CLAMP而对被选择的偶数或奇数位线进行充电。读出节点SNS保持随后读出的H电平或L电平的电平，该电平通过使传输晶体管BLCD导通而传输至锁存电路174。

接下来，对本实施例的快闪存储器的编程方法进行说明。图10是本发明一实施例的编程方法流程图。首先，当由快闪存储器100从外部主机(host)装置收到编程命令、编程数据及应编程的地址信息时，控制器150解读编程命令，开始编程序列(sequence)(S100)。字线选择电路160基于所收到的地址信息，选择应编程的区块及页面(S102)，对选择字线施加编程电压，对 未选择字线施加中间的通过电压，对选择存储单元的位线施加0V，对未选择存储单元的位线施加正电压，使位线侧选择晶体管导通，使源极线侧选择晶体管断开，对源极线SL施加Vcc，对P阱施加0V(S104)。

接下来，进行用于验证选择存储单元的阈值的校验读出(S106)。对于在校验读出中评定为不合格的选择存储单元，再次施加编程电压。此时，如图2所示，可使用增量步进脉冲编程(Incremental Step Pulse Program，简称：ISPP)方式，该ISPP方式是施加编程电压Vpgm比前次时大ΔV的编程电压(S110)。另一方面，对于判定为合格的选择存储单元的位线，施加禁止编程的电压，对于此种选择存储单元，事实上不施加编程电压。这样，反复进行编程电压的施加与校验读出，直至最终所有的选择存储单元的阈值被判定为合格为止。

接下来，对本实施例的校验读出动作进行说明。图11是本发明一实施例的校验读出的动作流程图。控制器150判定校验读出是否为最初的校验读出，即，是否为施加最初的编程电压后的校验读出(S200)。当判定为最初的校验读出时，控制器150控制读出开始的时间，以使位线的放电期间变长(S202)。另一方面，当判定为并非最初的校验读出时，控制器150以通常的放电期间开始读出(S204)。

图12A是步骤S204中以通常的放电期间进行读出动作时的各部分的电压波形图，图12B是步骤S202中以长的放电期间进行读出动作时的各部分的电压波形图。另外，图12A、图12B中，仅表示了一部分的电压波形，除此以外的各部分(选择字线、未选择字线、选择栅极线SGD等)的电压波形可参照图4。

在图12A、图12B中，T1为预充电期间。在预充电期间，图9所示的预充电用晶体管BLPRE、钳位晶体管CLAMP、位线选择晶体管BLS导通，通过正的预充电电压来对被选择的位线(例如当偶数位线BLe被选择时，偶数位线选择晶体管BLSe导通)进行充电。而且，NAND串的位线侧选择晶体管TD导通，源极线侧选择晶体管TS断开，对选择字线施加校验电压，对未选择字线施加通过电压。源极线SL接地至GND。

T2为放电期间。放电期间是从位线能够放电的时刻(也就是，放电期间的开始时刻Ta)开始，在位线的电压能够读出的时刻(也就是，放电期间的结束时刻Tb)时结束。在1个形态中，放电期间的开始时刻Ta是使选择栅 极线SGS迁移至H电平，且源极线侧选择晶体管TS导通时。而且，优选的是，在源极线侧选择晶体管TS导通时，与此大致同时或者在此之前，位线选择晶体管BLS断开。而且，在1个形态中，放电期间的结束时刻Tb是位线选择晶体管BLS导通时。但是，当钳位晶体管CLAMP迟于位线选择晶体管BLS而导通时，所述放电期间的结束时刻Tb也可为钳位晶体管CLAMP导通时。在放电期间内，若选择存储单元的阈值小于校验电压，则选择存储单元为导通，该位线的电压被放电至源极线SL。另一方面，若选择存储单元的阈值大于校验电压，则选择存储单元成为非导通，该位线的电压不放电至源极线SL，几乎无电压变化。

T3为读出期间。在读出期间内，钳位晶体管CLAMP导通，位线的电平传输至读出节点SNS。即，在选择存储单元导通的位线中，读出节点SNS成为GND电平，在选择存储单元为非导通的位线中，读出节点SNS成为预充电电压电平。

T4为锁存期间。在此期间内，传输晶体管BLCD导通，读出节点SNS的电平由锁存电路174予以保持。控制器150基于由锁存电路174所保持的数据，判定选择存储单元的编程是否合格。控制器150在残存有不合格的存储单元时，施加下个编程电压，对于在校验读出中已判定为合格的选择存储单元的位线施加禁止编程的正电压，对于判定为不合格的选择存储单元的位线施加0V，继续进行编程。

此处，如利用图11的流程所说明般，当判定为施加最初的编程电压后的最初的校验读出时，控制器150使T2的放电期间的结束时间即放电期间的结束时刻Tb较通常时延迟。在通常的校验读出中，如图12A所示，放电期间T2为放电期间的开始时刻Ta至放电期间的结束时刻Tb，与此相对，在最初的校验读出中，如图12B所示，放电期间T2为放电期间的开始时刻Ta至时刻Tb+ΔT，放电期间变长ΔT的期间。其理由如后所述，是为了防止编程快的存储单元的阈值在表观上变大。

图13A是在选择存储单元的阈值充分低于校验电压时(Vth＜＜校验电压)，流经存储单元的单元电流(cell current)与放电时间的关系图。由于选择存储单元成为导通状态，因此源极线侧选择晶体管TS刚一导通，大电流便立刻开始从位线通过选择存储单元而一举流至源极线SL，该单元电流随着放电时 间的经过而逐渐减少。即，在最初的校验读出时，若存在编程慢的被选择的存储单元，则此种大的单元电流会从位线流至源极线SL。

图13B是放电时间与源极线SL的电压V_SL的关系图。放电刚一开始，如图13A所示，电流便通过选择存储单元而流至源极线SL，因此源极线SL的电压V_SL在放电开始之后立即急速上升。并且，随着单元电流的减少，源极线SL的电压V_SL逐渐下降。

图13C是在选择存储单元的阈值稍低于校验电压时，单元电流与放电时间的关系图。在从放电开始后不久的期间，例如在0微秒～3微秒的期间，单元电流几乎不流动。尽管选择存储单元的阈值低于校验电压，但在放电刚开始后的期间，因一举流至源极线SL的电流而源极线SL的电压V_SL上升，选择存储单元的栅极/源极间电压变得小于校验电压，换言之，选择存储单元的阈值超过校验电压，因此，单元电流几乎不流动。若在该期间内开始位线的读出，则尽管阈值低于校验电压，但编程快的选择存储单元仍会被判定为合格。随后，当经过放电时间，例如经过6微秒～9微秒时，单元电流增加。这是因为，图13A所示的通过存储单元而从位线放电至源极线SL的电流变小，因此，源极线SL的电压V_SL下降。

若在此种源极线SL的电压V_SL充分下降时读出位线的电压，则不会受到流经编程慢的存储单元的单元电流的不良影响，而能够更准确地验证编程快的存储单元的阈值。因而，在本实施例的最初的校验读出中，控制器150待因通过编程慢的存储单元流动的单元电流而上升的源极线SL的电压V_SL放电一定程度后，才开始读出。即，控制器150控制图12所示的放电期间的结束时刻Tb+ΔT。例如，若以图13C的例子来说，则时刻Tb+ΔT设定为6μs至9μs的范围。

如此，根据本实施例，在最初的编程电压的施加后的最初的校验读出中，将放电期间T2设定得长于之后的校验读出时的放电期间，由此，即使编程慢的存储单元与编程快的存储单元混合存在，也能够准确验证编程快的存储单元的阈值。由此，能够实现数据“0”的阈值分布幅度的窄幅化，能够改善编程快的存储单元的数据保持特性。而且，本实施例中，延长最初的校验读出的放电期间，而将以后的校验读出的放电期间设为通常的放电期间，这是为了防止下述现象，即，若延长所有校验读出的放电期间，则整体的编程时间 会变得非常长。在施加最初的编程电压时，通常，编程慢的存储单元的存在多于编程快的存储单元，因此在施加最初的编程电压时，编程快的存储单元的阈值的阈值验证容易因编程慢的存储单元而受到影响。因而，更为有效的是在最初的校验读出时延长放电期间。

所述实施例中，示出了将最初的编程电压的施加后的最初的校验读出时的放电期间延长的例子，但并不限于此，也可使最初的校验读出与第2次校验读出的放电期间长于之后的校验读出的放电期间。

接下来，对本发明的第2实施例进行说明。图14是第2实施例的校验读出的动作流程图。控制器150判定是否为最初的校验读出(S300)，若为最初的校验读出，则设定第1放电期间(S302)。若并非最初的校验读出，则判定是否为第2次校验读出(S304)，若为第2次校验读出，则设定第2放电期间(S306)。若并非第2次校验读出，则设定通常的放电期间(S308)。此处，存在下述关系，即，第1放电期间＞第2放电期间＞通常的放电期间。

比起第1次校验读出时，在第2次校验读出时，阈值小于校验电压的被选择的存储单元的数量预料会变少，与此相应地，源极线SL的电压V_SL的上升也变小，因此通过根据电压V_SL的上升来稍许缩短放电期间，能够准确验证编程快的存储单元的阈值，并且能够实现编程时间的缩短。另外，所述实施例中，对第1次校验读出、第2次校验读出进行了判定，但该次数并不限于此，也可判定第3次校验读出、第4次校验读出，并设定与此相应的第3放电期间、第4放电期间(第2放电期间＞第3放电期间＞第4放电期间＞通常的放电期间)。

接下来，对本发明的第3实施例进行说明。图15是第3实施例的校验读出的动作流程图。控制器150与第1实施例时同样，判定是否为最初的校验读出(S400)。若为最初的校验读出，则接下来参照编程数据，判定对数据“0”进行编程的存储单元的数量是否为第1基准值以上(S402)，若为第1基准值以上，则设定第1放电期间(S404)，若小于第1基准值，则设定第2放电期间(S406)。另一方面，若并非最初的校验读出，则判定对数据“0”进行编程的存储单元的数量是否为第2基准值以上(S410)，若为第2基准值以上，则设定第3放电期间(S412)，若小于第2基准值，则设定第4放电期间(S414)。此处，存在下述关系，即，第1放电期间＞第2放电期间＞第3放电期间＞ 第4放电期间＞通常的放电期间。

如此，根据本实施例，通过根据对源极线SL的电压V_SL的上升造成影响的数据“0”的存储单元的数量来设定放电期间，从而能够准确进行编程快的存储单元的阈值的验证，并且能够实现编程时间的缩短。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。