非易失性存储单元及其控制方法与流程

本发明是有关于一种非易失性存储器元件(non-volatile memory devices)。特别是有关于一种闪存元件，以及闪存元件的制作。

背景技术：

在使用介电电荷捕捉结构(dielectric charge trapping structures)的存储单元中，因为没有将电容耦合系数工程(coupling ratio engineering)纳入设计之中，所以元件可以是平面结构(planar)的。因为元件是平面结构，所以相邻存储单元之间的连接相当小。随着工艺的特征尺寸微小化的程度超过(小于)45纳米，使用介电电荷捕捉结构的存储单元，预计将会超越浮栅(floating gate)存储单元的重要性。

在一些平面存储单元(planar memory cells)中，浮栅是与位于控制栅和浮栅之间的介电电荷捕捉结构相互结合。在这种案例中，由于很难在介电电荷捕捉结构中进行擦除(erase)，使这种元件被认为难以擦除而不具实用性。虽然增加额外材质层会增加额外的工艺步骤成本，有一种平面存储单元可以使用ONONO结构作为介电电荷捕捉结构。在这些使用ONONO结构来作为介电电荷捕捉结构的实例中，电荷主要是在介电电荷捕捉结构上被写入或擦除，而不是在浮栅上。

平面浮栅元件(planar floating gate devices)所面临的问题之一，是在写入过程中因为产生较大的电场，导致电荷容易注入多晶硅层间介电层(interpoly dielectric，IPD)。然而，由于位于多晶硅层间介电层中的电荷相当难以移除，导致元件很难擦除，结果是使其不能用于闪存元件的应用。

因此，有需要制作出一种具有简单介电电荷捕捉结构的平面存储单元，并且使其在用来满足写入擦除操作时，能具有实用性。

技术实现要素：

本发明的一个面向是在提供一种方法，其包括：

通过比位于非易失性存储单元的电荷捕捉介电层上的第二电荷密度大的电荷密度来改变非易失性存储单元的浮栅的第一电荷密度，藉以控制非易失性存储单元的写入与擦除。其中，浮栅和非易失性存储单元皆是平面结构。

本发明的一实施例更包括：上述写入操作会通过改变第一电荷密度，使其从一个净正电荷密度值(net positive charge density value)变成一个更负值(more negative)，来增加非易失性存储单元的阈值电压(threshold voltage)。

本发明的一实施例更包括：上述擦除操作会通过改变第一电荷密度，使其变成一个具有更正值(more positive)的净正电荷密度值，来降低非易失性存储单元的阈值电压。

本发明的一实施例更包括：在擦除操作和写入操作任一者之前，以一初始写入操作(initial program operation)改变非易失性存储单元的初始状态(initial state)，使得电荷捕捉介电层具有第二电荷密度。

本发明的一实施例更包括：在擦除操作和写入操作任一者之前，以一初始擦除操作(initial erase operation)改变非易失性存储单元的初始状态，使得电荷捕捉介电层具有第二电荷密度。

本发明的一实施例更包括：在擦除操作和写入操作任一者之前，在非易失性存储单元上进行一初始写入操作，使电荷捕捉介电层具有负值电荷密(negative charge density)，并使浮栅具有非负值电荷密度(nonnegative charge density)。

本发明说明书的一实施例更包括：在擦除操作和写入操作任一者之前，在非易失性存储单元上进行一初始擦除操作，使电荷捕捉介电层具有负值电荷密，并使浮栅具有正值电荷密度(positive charge density)。

本发明的一实施例更包括：此非易失性存储单元包括：

一半导体基材，具有一表面与位于基材中，该表面具有被通道区所分离的源极区和漏极区。

位于通道区上方的多层叠层结构(multilayer stack)，其包括基材表面上的通道区上方的第一隧穿势垒结构(tunneling barrier)；位于隧穿势垒结构上方，且位于通道区上方的浮栅；以及位于浮栅的上方，且位于通道区上 方的电荷捕捉介电层；以及

一上方导体层，位于多层叠层结构上方，且位于通道区的上方。

在本发明的一实施例中，电荷捕捉介电层是多层叠层结构中唯一的一层电荷捕捉层。

在本发明的一实施例中，在非易失性存储单元上的写入和擦除操作，改变非易失性存储单元的电荷捕捉介电层的第二电荷密度不超过50％。

本发明的一实施例更包括，在非易失性存储单元上进行一额外的-写入或擦除-操作，通过施加一第二偏压安排(bias arrangement)以改变电荷捕捉介电层的第二电荷密度，其中第二偏压安排具有一个比写入操作或擦除操作的第一电压幅度(voltage magnitude)或第一持续时间(duration)还大的电压强度。

本发明的一个面向是在提供一种非易失性存储单元，包括一半导体基材、一多层叠层结构、一上方导体层和一控制电路。半导体基材具有一表面与位于基材中且被通道区所分离的源极区和漏极区。多层叠层结构位于通道区上方，其包括位于通道区上方的基材表面上方的第一隧穿势垒结构；位于隧穿势垒结构上方且位于通道区的上方的浮栅；以及位于浮栅的上方，且位于通道区的上方的电荷捕捉介电层。其中，浮栅和电荷捕捉介电层是平面结构。上方导体层位于多层叠层结构上方，且位于通道区的上方。控制电路，通过于电荷捕捉介电层上施加比第二电荷密度还大的电荷密度，使写入与擦除操作改变浮栅的第一电荷密度，进而控制非易失性存储单元上的写入和擦除操作。

在本发明的一实施例中，被此控制电路所控制的写入操作，通过改变第一电荷密度，使其从一个净正电荷密度值变成更负值，来增加非易失性存储单元的阈值电压。

在本发明的一实施例中，被此控制电路所控制的擦除操作，通过改变第一电荷密度，使其变成一个具有更正值的一个净正电荷密度值，来降低非易失性存储单元的阈值电压。

在本发明的一实施例中，非易失性存储单元在擦除操作和写入操作任一者之前，具有一初始状态；且此一控制电路在擦除操作和写入操作任一者之前，控制一初始操作，以改变非易失性存储单元初始状态，使得电荷 捕捉介电层具有第二电荷密度。此初始操作可以是写入操作或擦除操作。此初始操作可以使电荷捕捉介电层具有负值电荷密度，并使浮栅具有非负值电荷密度。

在本发明的一实施例中，控制电路控制写入操作以施加具有第一写入电压值的第一写入偏压安排。控制电路控制位于非易失性存储单元上的一个额外写入操作，通过施加具有第二写入电压值的第二写入偏压安排，来改变电荷捕捉介电层上的第二电荷密度。其中，第二写入电压值大于第一写入电压值。

在本发明的一实施例中，控制电路控制写入操作以施加具有第一写入持续时间的第一写入偏压安排。控制电路控制位于非易失性存储单元上的一个额外写入操作，通过施加具有一个大于第一写入持续时间的第二写入持续时间的第二写入偏压安排，来改变电荷捕捉介电层上的第二电荷密度。

在本发明的一实施例中，控制电路控制写入操作以施加具有第一擦除电压值的第一擦除偏压安排。控制电路控制位于非易失性存储单元上的一个额外擦除操作，通过施加具有一个大于第一擦除电压值的第二擦除电压值的第二擦除偏压安排，来改变电荷捕捉介电层上的第二电荷密度。

在本发明的一实施例中，控制电路控制写入操作以施加具有第一擦除持续时间的第一擦除偏压安排。控制电路控制位于非易失性存储单元上的一个额外擦除操作，通过施加具有一个大于第一擦除持续时间的第二擦除持续时间的第二擦除偏压安排，来改变电荷捕捉介电层上的第二电荷密度。

在本发明的一实施例中，电荷捕捉介电层是多层叠层结构中唯一的一层电荷捕捉层。

本发明的另一个面向是在提供一种制作存储单元的方法，其包括：

提供一半导体基材，此半导体基材具有一表面与位于基材中且被通道区所分离的源极区和漏极区；

提供位于通道区上方的一多层叠层结构，其包括位于通道区上方的基材表面上的第一隧穿势垒结构；位于第一隧穿势垒结构上方，且位于通道区上方的一浮栅；以及位于浮栅的上方，且位于通道区上方的一电荷捕捉介电层，其中浮栅和电荷捕捉介电层都是平面结构；以及

提供一上方导体层，位于多层叠层结构上方，且位于通道区的上方。

提供一控制电路，控制非易失性存储单元上的写入和擦除操作。通过施加比位于电荷捕捉介电层上的第二电荷密度还大的电荷密度，使写入与擦除操作改变浮栅的第一电荷密度。本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1是沿着一已知浮栅存储单元的字线方向所绘示的结构剖面示意图。

图2是沿着一已知具有平面存储单元结构和连续电荷捕捉架构的浮栅存储单元的字线方向所绘示的结构剖面示意图。

图3是沿着一已知具有平面存储单元结构和块状(lumped)电荷捕捉架构浮栅存储单元的字线方向所绘示的结构剖面示意图。

图4是绘示一种包含存储单元的存储器阵列的结构透视图，其具有浮栅结构和介电电荷捕捉结构的组合，且介电电荷捕捉结构在充电之后，其电荷密度实值保持恒定。

图5是绘示正和负栅极电压在有和没有电荷捕捉的情形下，其阈值电压的漂移图。

图6是绘示有电荷捕捉的不同氧化物层中的电流密度图。

图7是绘示没有电荷捕捉的不同氧化物层中的电流密度图。

图8是绘示没有电荷捕捉的写入操作的能带图(band diagram)。

图9是绘示没有电荷捕捉的擦除操作的能带图。

图10是绘示浮栅具有和不具有初始电荷密度时，写入和擦除操作的阈值电压漂移图。

图11是绘示隧穿氧化物层(tunnel oxide)在不同隧穿氧化物层厚度与不同电流机制(current mechanisms)中的电流密度-电场关系图。

图12是绘示写入操作对于位于氮化物层和浮栅之间不同厚度的O1氧化物层的电流密度图。

图13是绘示在位于氮化物层和浮栅之间具有不同厚度的O1氧化物层中进行写入操作的阈值电压漂移图。

图14是绘示在位于氮化物层和浮栅之间具有不同厚度的O1氧化物层 中进行擦除操作的阈值电压漂移图。

图15是绘示在具有不同厚度的隧穿氧化物层中进行写入操作的电流密度图。

图16是绘示具有不同固定电荷密度的电荷捕捉层的写入和擦除操作阈值电压图。

图17是绘示具有不同固定电荷密度的电荷捕捉层的电压-电流关系图。

图18是绘示具有不同固定电荷密度的电荷捕捉层的浮栅电压-控制栅电压关系图。

图19是绘示具有不同固定电荷密度的电荷捕捉层的写入操作阈值电压偏移图。

图20是绘示具有电荷捕捉的写入操作的能带图。

图21是绘示具有不同固定电荷密度的电荷捕捉层的擦除操作阈值电压偏移图。

图22是绘示具有电荷捕捉的擦除操作的能带图。

图23是绘示写入操作动态地将电荷加入电荷捕捉层时的阈值电压偏移图。

图24是绘示写入操作在不同氧化物层上的电流密度图。

图25是绘示写入操作动态地将电荷加入电荷捕捉层时浮栅上的电压偏移图。

图26是绘示写入操作动态地将电荷加入电荷捕捉层时浮栅上的电荷密度图。

图27是绘示写入操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电压偏移图。

图28是绘示写入操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电荷密度图。

图29是绘示擦除操作动态地将电荷加入电荷捕捉层时的阈值电压偏移图。

图30是绘示擦除入操作在不同氧化物层上的电荷密度图。

图31是绘示擦除操作动态地将电荷加入电荷捕捉层时浮栅上的阈值电压偏移图。

图32是绘示擦除操作动态地将电荷加入电荷捕捉层时浮栅上的电荷密度图。

图33是绘示擦除操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电压偏移图。

图34是绘示擦除操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电荷密度图。

图35至图37是绘示显示写入与擦除循环动作的阈值电压图，其分别依序绘示一初始写入操作、后续擦除操作以及另一个写入操作。

图38至图40是绘示显示写入与擦除循环动作的阈值电压图，其分别依序绘示一初始擦除操作、后续写入操作以及另一个擦除操作。

图41至图43是绘示显示写入与擦除循环动作的浮栅和电荷捕捉层电荷密度图，其分别依序绘示一初始写入操作、后续擦除操作以及另一个写入操作。

图44至图46是绘示显示写入与擦除循环动作的浮栅和电荷捕捉层电荷密度图，其分别依序绘示一初始擦除操作、后续写入操作以及另一个擦除操作。

图47是绘示具有电荷捕捉的写入操作的另一种能带图。

图48是绘示具有电荷捕捉的擦除操作的另一种能带图。

图49是根据本发明的一实施例绘示一具有电荷捕捉浮栅(charge trapping floating gate，CTFG)存储单元阵列和控制电路的集成电路的简化图，其中电荷捕捉层在充电之后，其电荷密度在正常操作(regular operation)中实质保持恒定。

【符号说明】

1：通道 2：介电沟道

3：隧穿势垒结构 4：浮栅

5：氧化硅层 6：氮化硅层

7：氧化硅层 8：字线

9：字线 10：字线

11：通道 12：介电沟道

13：隧穿势垒结构 14：浮栅

15：介电层 16：电荷捕捉结构

17：介电层 20：介电电荷捕捉结构

35：电场 36：电场

112：反向存储窗 117：区域

135：电场 136：电场

22、23、25、26、28、29、30、32、33、38、39、40、41、45、45、47、48、50、51、52、53、54、56、57、59、60、62、63、64、65、79、80、81、83、84、85、87、88、89、90、91、93、94、95、96、97、99、100、102’103、105、106、107、108、109、111、114、115、116、121、119、123、125、127、129、130、131、135、133、137、139、141，143，145、147，149、151、153、154、156、157、159、160、162、163：迹线

1900：高密度快闪阵列具有/浮栅/电荷捕捉存储单元电荷捕捉层充电后，电荷密度实质保持恒定

1901：行译码器 1902：字线

1903：列译码器 1904：位线

1905：总线 1906：侦测放大器以及数据输入结构

1907：数据总线 1908：偏压安排供应电压

1909：写入、擦除及读取的偏压安排状态机

19111：数据输入线 1915：数据输出线

1950：集成电路 STI：介电沟道

CHANNEL/BL：通道/位线

FG：浮栅 W：存储单元间距

J_O1：流入电流密度 J_O2：外流电流密度

J_TUNOX：隧穿氧化层电流密度

J_ONO：ONO电流密度 J_in：流入电流密度

J_out：流出电流密度 O2：氧化物层

O1：氧化物层 T_unOx：隧穿氧化层

TOX：隧穿氧化层 Sub：基材

IGD：栅极层间介电层 F_igd：电场

F_tunox：电场 F_blkox：电场

F_IL：电场 FN：FN隧穿

DT：直接隧穿 CG：控制栅

PGM：写入 ERS：擦除

Q_{fg_ini}：浮栅初始电荷密度

Q_fg：浮栅电荷密度

Q_ipd：栅极层间介电层电荷密度

Q_IL：中间层电荷密度

WL：字线

具体实施方式

图1是沿着一传统浮栅元件的字线8所绘示的结构剖面示意图。存储单元的通道1形成在半导体本体(semiconductor body)上，并沿着垂直分页(page)的方向延伸，用以作为位线(bit line，CHANNEL/BL)。半导体本体中的每一条位线是通过使用，例如浅沟道隔离(shallow trench isolation，STI)技术或其他方法，所形成的介电沟道(dielectric trench)2来和另一条位线彼此隔离。隧穿势垒结构3，例如隧穿氧化物层，形成在通道1上方。多晶硅浮栅4形成在隧穿势垒结构3上方。多晶硅层间介电层，在本实施例中，包含氧化硅层(silicon oxide)5、氮化硅层6和氧化硅层7，形成在多晶硅浮栅(FG)4上方。这些非平面的(nonplanar)多晶硅层间介电层(5-7)是设计来阻挡字线(WL)8和多晶硅浮栅4之间的电荷泄漏(charge leakage)。同时，多晶硅浮栅4必须相对较厚(在本技术中，必需大于100纳米(nanometers))，藉以提供较大的表面积，以连接字线8和多晶硅浮栅4。这个较大的表面积可以增加浮栅元件的电容耦合系数(coupling ratio)，在写入和擦除其间，由字线8传输较大的电压至浮栅4。然而，这个较厚的浮栅构件，会在相邻导线的相邻浮栅之间形成严重的干扰。在图式中，电子散布在图式左边的存储单元的浮栅表面。图式右边的存储单元中的任何电子，会在相邻的浮栅之间形成不希望产生的电场，进而造成电荷泄漏，例如通过逸散(de-trapping)而进入浅沟道隔离结构中的外围缺陷(surrounding defects)或氧化物层陷阱(oxide traps)中。相邻存储单元之间的干扰问题，一直是促使SONOS-型介电电荷捕捉元件的研究与实施的显着动机。在SONOS-型介 电电荷捕捉元件中，电荷被网罗于深层陷阱(deep traps)中，而较不会裸露干扰邻接的存储单元，进而造成电荷泄漏。

再加上，随着存储器胞的制造技术可用来制作30纳米的元件，储存在存储单元中的电子变得非常少。例如一般相信，在较小存储单元中用来形成存储状态的电子数目可能小于100个。随着形成存储状态的电子数目越来越少，相邻存储单元间的干扰及其他形式的电荷泄漏，对于存储单元结构的设计变得更加关键。

图2是沿着字线(WL)10所绘示的浮栅元件的结构剖面示意图。在图2所绘示的结构中，存储单元的通道11形成在半导体本体上，并沿着垂直分页的方向延伸，用以作为位线(bit line)。半导体本体中的每一条位线是通过使用介电沟道12来和另一条位线彼此隔离。隧穿势垒结构13形成在通道11上方。浮栅14形成在隧穿势垒结构13上方。一种平面或近似平面的多晶硅层间介电层，也称作栅极间介电层(intergate dielectric，IGD)，在本实施例中包括介电层15、电荷捕捉结构16和介电层17，沿着字线10延伸跨过浮栅结构的上表面。在将于下文详述的初始写入或擦除操作之后，氮化硅层16绘示为被电子所填充。用来加入或从栅极间介电层移除电子的写入或擦除操作，可以在电荷捕捉结构16中储存或从移除电荷。

在一些实施例之中，隧穿势垒结构13可以包括二氧化硅(silicon dioxide)或氮氧化硅(silicon oxynitride)。在一些实施例之中，隧穿势垒结构13包括厚度在4纳米到6纳米之间的二氧化硅。在一些实施例之中，电荷捕捉结构16包括氮化硅、富硅氮化硅(silicon rich nitride)、纳米粒子嵌入介电层(nano-particle embedded dielectrics)或其他电荷捕捉材料。在一些实施例之中，电荷捕捉结构16包括厚度在3纳米到7纳米之间的氮化硅。在一些实施例之中，介电层15和17(具有2纳米到5纳米之间的等效氧化层厚度(equivalent oxide thickness,EOT))包括二氧化硅或其他介电材料，例如高介电系数(high-k)金属氧化物，像氧化铝(Al₂O₃)或氧化鋡(Hf₂O₃)等…。在一些实施例之中，浮栅14可以包括p型多晶硅、n型多晶硅或无掺杂多晶硅。在一些实施例之中，字线10(也称作上方导体层、栅极或控制栅)可以包括p型多晶硅、n型多晶硅或其他掺杂的半导体材质。其他实施例则使用金属、金属复合物或金属和金属复合物的组合来作为栅极，例如使用 铂(platinum)、氮化钽(tantalum nitride,)、金属硅化物(metal silicides)、铝或其他金属或其他金属复合物的栅极材料(例如，钛(Ti)、氮化钛(TiN)、钽(Ta)、钌(Ru)、铱(Ir)、氧化钌(RuO₂)、氧化铱(IrO₂)、钨(W)、氮化钨(WN)以及其他)。这些实施例中所选用的材料，都仅是例示容易制造的材料。其它各种材料及其组合也可用于存储单元的各层和其结构之中。

在一个代表性的实施例之中，介电层15、电荷捕捉结构16和介电层17可以称为O1/N/O2。因此，多晶硅层间介电层/栅极间介电层包含氮化物层；且隧穿势垒结构13可以称为隧穿氧化物结构。

图3是沿着字线10所绘示的浮栅元件的结构剖面示意图。图3所绘示的结构与图2所绘示的结构类似。差别在图3绘示的电荷捕捉结构16为块体而非连续的结构。因此相邻通道11之间的电荷捕捉结构16为非连续结构。在将于下文详述的初始写入或擦除操作之后，电荷捕捉结构16绘示为被电子所填充。

图4是绘示位于具有第一字线10和第二字线9的基材上的一部分阵列结构的简化透视图。其中第一字线10和第二字线90是沿着存储单元行(row)排列。源极区和漏极区是通过在字线之间注入掺质(implant dopants)的方式，定义在字线的相反两侧。介电材料(为了便于观察，在图4中被移除)填充在字线之间。沟道隔离结构12电性隔离相邻的浮栅和相邻的位线。在图4中，此结构被简化以绘示位于浮栅14上方的介电电荷捕捉结构20为一单独元件，并认知到介电电荷捕捉结构20可以通过块状或连续的结构，以及不同材质及不同厚度的组合来制作。所形成的元件的近似平面结构，可以使存储单元间距(pitch)W的尺寸，随着工艺的最小特征尺寸的缩小而缩小。

此处所述的存储单元也可以适用于其他阵列结构。例如此处所述用于电荷捕捉/浮栅存储单元的阵列结构，可以在NOR闪存结构及NAND闪存结构中实施。另外，此处所述用于电荷捕捉/浮栅存储单元的阵列结构，也可以使用薄膜晶体管(thin-film transistor，TFT)技术和绝缘体上硅(silicon-on-insulator)技术来加以实现。电荷捕捉/浮栅存储元件可以在n-型通道和p-型通道技术中实施。

图5是绘示正和负栅极电压在有和没有电荷捕捉的情形下，其阈值电 压的漂移图。图5是绘示以18V的控制栅电压在栅极层间介电层上所作的写入迹线(program traces)，其中栅极层间介电层仅捕捉电荷22而不捕捉电荷23。图5也绘示以-18V的控制栅电压在栅极层间介电层上所作的擦除迹线。其中栅极层间介电层仅捕捉电荷25而不捕捉电荷26。

在一个实际的非易失性存储器元件中，写入和擦除操作，会在执行写入和擦除操作之后，形成足够的写入和擦除存储窗(program and erase window)或阈值电压差。栅极层间介电层缺乏捕捉电荷23和26的能力，所以并没有写入和擦除存储窗形成。栅极层间介电层具有捕捉电荷22和25的能力，所以有写入和擦除存储窗形成。

图6是绘示有电荷捕捉的不同氧化物层中的电流密度图。图6是绘示以18V的控制栅电压6所作的写入迹线，并绘示在O1氧化物层、O2氧化物层和隧穿氧化物结构中的电流密度图。在曲线的早期部分，O2氧化物层的电流密度迹线28因为栅极层间介电层捕捉电荷，与O1氧化物层的电流密度迹线29和隧穿氧化物结构的电流密度迹线30相比，显得非常低。这样的电流密度差异显示，在曲线的早期部分，流入的电流密度(current density-in)远高于流出的电流密度(current density-out)，因此写入和擦除存储窗被打开。O1氧化物层的电流密度迹线29和隧穿氧化物结构的电流密度迹线30相等。

图7至图10是有关在不具有介电电荷捕捉结构的状况下的写入和擦除存储窗。

图7是绘示在没有电荷捕捉的不同氧化物层中的电流密度曲线。图7绘示具有18V控制栅电压的写入迹线，绘示在ONO 32和隧穿氧化物结构33中的电流密度迹线。仅管为氮化物，在此一模拟中，栅极层间介电层16并不捕捉电荷。ONO 32中的电流密度J_ONO迹线等于隧穿氧化物结构33中的电流密度J_TUNOX迹线。相等的电流密度显示，流入的电流密度J_O1实质等于流出的电流密度J_O2，写入和擦除存储窗并未被打开。流入的电流密度实质等于流出的电流密度，是因为相同的电场跨越了ONO和隧穿氧化物结构。而相同的电场是起因于非易失性存储单元的平面结构。

按照栅极层间介电结构(igd)和隧穿氧化物结构(tunox)的面积(A)和电容(C)的关系，栅极耦合率(gate coupling ratio，GCR)的公式如下，其中有 效氧化物厚度(EOT)被代入作为电容值，具体公式如下：

GCR＝A_igd*C_igd/(A_igd*C_igd+A_tunox*C_tunox)

＝A_igd*EOT_tunox/(A_igd*EOT_tunox+A_tunox*EOT_igd)

在上述的GCR公式中，具有较高A_igd和较薄EOT_igd者，其GCR较高。

在平面存储单元构造中，因为A_igd＝A_tunox使得GCR公式简化如下：

GCR＝EOT_tunox/(EOT_tunox+EOT_igd)

在前述的GCR公式中，具有较薄EOT_igd者，其GCR较高。EOT可被定义为等于介电层厚度乘以二氧化硅的介电常数和该材质层的介电系数的比值。然而，较薄EOT_igd会减损可靠度，且可能会影响写入和擦除存储窗。一种解决方式是采用具有高介电系数的栅极层间介电层，使其厚度够薄或电容值足够，且厚度足以被隧穿。

在一个实施例中，栅极层间介电层的结构可以是O1/N/O2，其中O1氧化物层和O2氧化物层是氧化硅，N层是氮化硅。O1氧化物层位于浮栅和氮化硅层之间。O2氧化物层位于氮化硅层和控制栅之间。在一些实施例中，为了元件可靠度(reliability)，O1氧化物层和O2氧化物层二者界面氧化物(interfacial oxide)的厚度大于在这个厚度范围中，写入和擦除操作会产生强度约为10-12MV/cm的电场。在此一模拟中，栅极层间介电层并不会捕捉电荷，而是以FN注入(FN injection)为主。不论GCR大或小，流入浮栅14中的注入电流(injection current)等于流出浮栅14的排出电流(ejection current)。如图7至图10的连续绘示，当流入的电流密度实质等于流出的电流密度时，写入和擦除存储窗不会被打开。

图8是绘示没有电荷捕捉的写入操作的能带图。此能带图，由左至右，包括控制栅(CG)10、O2氧化物层17、栅极层间介电层(IGD)16、O1氧化物层15、浮栅(FG)14、隧穿氧化层(Tun ox)13和基材(Sub)11。图8绘示两个相等的电场F_igd 35和F_tunox 36。

图9是绘示没有电荷捕捉的擦除操作的能带图。此能带图，由左至右，包括控制栅(CG)10、O2氧化物层17、栅极层间介电层16、O1氧化物层15、浮栅14、隧穿氧化层(Tun ox)13和基材(Sub)11。图9绘示两个相等的电场F_igd 35和F_tunox 36。

在图8和图9之中，栅极层间介电层16不会捕捉电荷。应用高斯定 律(Gauss’s Law)，电场的发散程度(divergence)代表电荷密度，由于各相等的电场F_igd 35和F_tunox 36，在静止状态下(steady state,)，浮栅14的电荷密度为零(且栅极层间介电层16中的电荷密度也为零)。

图10是绘示浮栅具有和不具有初始电荷密度时，写入和擦除操作的阈值电压漂移图。图10绘示以18V的控制栅电压，在不会捕捉电荷的栅极层间介电层上所作的写入迹线，其在浮栅39上具有起始电荷密度(Wi Qfg_ini)，在浮栅38上则不具有起始电荷密度(Wo Qfg_ini)。图10同时绘示以-18V的控制栅电压，在不会捕捉电荷的栅极层间介电层上所作的擦除迹线，其在浮栅41上具有起始电荷密度，在浮栅40上则不具有起始电荷密度。所有的迹线合垄于曲线图的右侧43。这表示，无论浮栅上的起始电荷密度为何，在稳定状态下浮栅的电荷密度为零(且栅极层间介电层中的电荷密度也为零)。

图11至图15是有关于具有直接隧穿的写入和擦除存储窗。

图11是绘示隧穿氧化物层在不同隧穿氧化物层厚度与不同电流机制中的电流密度-电场关系图。

施加于厚度为的隧穿氧化物层(TOX＝20A)，迹线45和46分别代表通过FN隧穿和直接隧穿所形成的电流密度分量(current density component)。施加于厚度为的隧穿氧化物层(TOX＝40A)，迹线50和51分别代表通过FN隧穿和直接隧穿所形成的电流密度分量。施加于厚度为的隧穿氧化物层(TOX＝60A)，迹线47和48分别代表通过FN隧穿和直接隧穿所形成的电流密度分量。施加于厚度为的隧穿氧化物层(TOX＝100A)，迹线53和54分别代表通过FN隧穿和直接隧穿所形成的电流密度分量。此图显示在整个电场范围中，厚度为的隧穿氧化物层以直接隧穿为主。当氮化硅的导带边缘(conduction band edge)Ec(SiN)由氧化硅的导带边缘Ec(SiO)偏移1.2eV时，厚度为的O1氧化物层，在电场强度>10MV/cm下，只有O1氧化物层被测绘出产生隧穿现象。此图也显示，较厚的隧穿氧化层，在较高的电场强度下，FN隧穿凌驾于直接隧穿之上。此图也显示，当隧穿氧化层的厚度增加，以FN隧穿为主的电场范围延伸至较低的电场值。由于将氮化硅排除于模拟之外，此模拟过分夸大厚度小于的隧穿氧化物层的电流。

图12是绘示写入操作对于位于氮化物层和浮栅之间不同厚度的O1氧化物层的电流密度图。

具有厚度分别为的O1/N/O2的栅极层间介电结构，迹线56和57分别显示流出的电流密度J_out和流入的电流密度J_in。二者间巨大的差异表示，迹线56中的直接隧穿电流分量居主导地位，而凌驾于迹线57中的FN隧穿电流分量。其中迹线56代表从浮栅穿过O1氧化物层往控制栅流出的电流密度；迹线57代表由通道往浮栅流出的电流密度。由于流出的电流密度大于流出的电流密度，因此打开写入存储窗。具有厚度分别为的O1/N/O2的栅极层间介电结构，迹线59和60分别显示流出的电流密度和流入的电流密度。迹线57、59和60显示FN隧穿电流分量居于主导地位。

图13是绘示在位于氮化物层和浮栅之间具有不同厚度的O1氧化物层中进行写入操作的阈值电压漂移图。

当控制栅施加18V的写入电压时，迹线62和63分别代表具有厚度分别为的O1/N/O2的栅极层间介电结构与具有厚度分别为的O1/N/O2的栅极层间介电结构的电压漂移。其中具有厚度分别为的O1/N/O2的栅极层间介电结构的迹线62显示，因为负向电压偏移，使写入存储窗反向打开。具有厚度分别为的O1/N/O2的栅极层间介电结构的迹线63显示极小的写入存储窗。对写入操作而言，O1氧化物层的厚度决定了电压偏移的行为。

图14是绘示在位于氮化物层和浮栅之间具有不同厚度的O1氧化物层中进行擦除操作的阈值电压漂移图。

当控制栅施加-18V的写入电压时，迹线64和65分别代表具有厚度分别为的O1/N/O2的栅极层间介电结构与具有厚度分别为的O1/N/O2的栅极层间介电结构的电压漂移。由于迹线64和65显示流入浮栅的电流等于流出符栅的电流，迹线64和65都未显示出擦除存储窗。对擦除操作而言，O2氧化物层的厚度决定了电压偏移的行为。

图15是绘示在具有不同厚度的隧穿氧化物层中进行写入操作的电流密度图。如图11所绘示，并补充方框66以标示出和图13及图14的写入 及擦除操作相关的电场强度范围。

图16至图21是有关于固定捕捉电荷的栅极层间介电结构，其中电荷并非在写入或擦除过程中被捕捉，而是在写入或擦除之前，被放置于栅极层间介电结构上。

图16是绘示具有不同固定电荷密度的电荷捕捉层的写入和擦除操作阈值电压图。当栅极层间介电结构O1/N/O2的O1氧化层和O2氧化层具有至少的厚度时，FN隧穿为主要的电流机制。固定于电荷捕捉层中的电荷数量并不应响GCR。其中，被仿真的元件具有厚度为的O1/N/O2以及厚度为的隧穿氧化层。

当控制栅施加18V的写入电压时，迹线79、80和81显示阈值电压以及位于电荷捕捉层上的栅极层间介电结构的电荷密度(C/um)，在未充电的状况下分别为2×10¹⁹和-2×10¹⁹。没有一条迹线显示出阈值电压偏移。

当控制栅施加-18V的擦除电压时，迹线83、84和85显示阈值电压和位于电荷捕捉层上的栅极层间介电结构的电荷密度(C/um)之间的关系。其中栅极层间介电结构的电荷密度(C/um)在未充电的状况下分别为2×10¹⁹和-2×10¹⁹。不像所有写入迹线，迹线84显示出「反向」存储窗，其中擦除导致了正向阈值电压偏移；迹线85显示出一般的存储窗，其中擦除导致了负向阈值电压偏移。固定在栅极层间介电结构上的负电荷密度(-Qigd)和正电荷密度(-Qigd)分别造成一般和反向的写入和擦除瞬时(transient)。

图17是绘示具有不同固定电荷密度的电荷捕捉层的电压-电流关系图。迹线87、88、89、90和91显示电压-电流和位于电荷捕捉层上的栅极层间介电结构的电荷密度(C/um)之间的关系，其中栅极层间介电结构的电荷密度(C/um)在未充电的状况下分别为1×10¹⁹、2×10¹⁹、-1×10¹⁹和-2×10¹⁹。这个趋势显示，更多的正电荷密度会导致较高的电流，并在较低的栅极电压下达到电流饱和；更多的负电荷密度会导致较低的电流，并在较高的栅极电压下达到电流饱和。

图18是绘示具有不同固定电荷密度的电荷捕捉层的浮栅电压-控制栅电压关系图。迹线93、94、95、96和97显示浮栅电压-控制栅和位于电荷捕捉层上的栅极层间介电结构的电荷密度(C/um)之间的关系，其中栅极层间介电结构的电荷密度(C/um)在未充电的状况下分别为1×10¹⁹、2×10¹⁹、 -1×10¹⁹和-2×10¹⁹。所有迹线的GCR都同为0.434。这表示栅极层间介电结构上不同的电荷密度，并不会改变GCR。

图19是绘示具有不同固定电荷密度的电荷捕捉层的写入操作阈值电压偏移图。当控制栅施加18V的写入电压时，迹线99、100、101、102和103显示阈值电压的改变和位于电荷捕捉层上的栅极层间介电结构的电荷密度(C/um)之间的关系。其中栅极层间介电结构的电荷密度(C/um)在未充电的状况下分别为1×10¹⁹、2×10¹⁹、-1×10¹⁹和-2×10¹⁹。所有迹线都等于0。

图20是绘示具有电荷捕捉的写入操作的能带图。

此能带图，由左至右，包括控制栅(CG)10、O2氧化物层17、栅极层间介电层(IGD)16、O1氧化物层15、浮栅(FG)14、隧穿氧化层(Tun ox)13和基材(Sub)11。图20绘示两个相等的电场F_igd 35和F_tunox 36，以及两个相等的电流密度J_igd和J_tunox分别穿过两氧化物层。

应用高斯定律，电场的发散程度代表电荷密度，由于个相等的电场F_igd35和F_tunox 36，在静止状态下，无论栅极层间介电结构上的电荷密度为何，浮栅14的电荷密度为0。来自于写入操作的阈值电压变化量也为0。写入操作之后的阈值电压偏移为-Q_{igd x}/C_igd，其中X表示浮栅的电荷密度Q_fg电容值与栅极层间介电结构的电荷密度Q_{igd x}电容值的比例。

图21是绘示具有不同固定电荷密度的电荷捕捉层的擦除操作阈值电压偏移图。迹线105、106、107、108和109显示阈值电压的改变和位于电荷捕捉层上的栅极层间介电结构的电荷密度(C/um)之间的关系。其中栅极层间介电结构的电荷密度(C/um)在未充电的状况下分别为1×10¹⁹、2×10¹⁹、-1×10¹⁹和-2×10¹⁹。只有迹线105没有电荷密度，其值为0。这个趋势显示，更多的正电荷密度会导致更多正向的阈值电压变化量；更多的负电荷密度会导致更多负向的阈值电压变化量。

图22是绘示具有电荷捕捉的擦除操作的能带图。

此能带图，由左至右，包括控制栅(CG)10、O2氧化物层17、栅极层间介电层(IGD)16、O1氧化物层15、浮栅(FG)14、隧穿氧化层(Tun ox)13和基材(Sub)11。图21绘示两个相等的电场F_igd 35和F_tunox 36，以及两个相等的电流密度J_igd和J_tunox分别穿过两氧化物层。

应用高斯定律，电场的发散程度代表电荷密度，由于个相等的电场F_igd 35和F_tunox 36，在静止状态下，浮栅14和栅极层间介电结构上电荷密度的总和为0。浮栅14和栅极层间介电结构上的电荷密度数值相等，但正负相反。来自于擦除操作的阈值电压变化为–Q_fg/C_igd＝Q_igd/C_igd。擦除操作后的阈值电压偏移(1–x)/C_igd，其中X表示浮栅的电荷密度Q_fg电容值与栅极层间介电结构的电荷密度Q_{igd x}电容值的比例。

综合写入与擦除操作的结果，写入与擦除操作存储窗为–Q_igd/C_igd，因此擦除操作存储窗的存在与大小可通过栅极层间介电结构的电荷密度来决定，在稳定状态下，写入与擦除操作存储窗在写入和擦除操作过程中会保持固定或实质不变。

图23至图28是有关栅极层间介电结构的动态电荷捕捉，其中电荷是在写入或擦除操作期间，例如是在早于正常写入和擦除操作的起始写入和擦除操作期间，被捕捉的。栅极层间介电结构具有厚度分别为的O1/N/O2。隧穿氧化层的厚度为在写入操作中控制栅施加18V的电压。

图23是绘示写入操作动态地将电荷加入电荷捕捉层时的阈值电压偏移图。

电压变化迹线111从0V开始，然后稍微降低至负电压区域112(「反向存储窗」)，逐渐上升至正电压。此时写入(PGM)存储窗打开且越来越宽。

图24是绘示写入操作在不同氧化物层上的电流密度图。

外流电流密度J_O2的电流密度迹线114为0。在区域117中，流入电流密度J_O1的迹线115，起始于比流入电流密度J_TUNOX迹线116还高的值。这个电流密度的差异造成图23所绘示的「反向存储窗」112。在通过区域117之后，外流电流密度J_O2的迹线115等于流入电流密度J_TUNOX迹线116，并且缓步下降。

图25是绘示写入操作动态地将电荷加入电荷捕捉层时浮栅上的电压偏移图。

浮栅上的电压偏移119稍微往负向偏移，然后部分地返回0。

图26是绘示写入操作动态地将电荷加入电荷捕捉层时浮栅上的电荷密度图。

当按照图24外流电流密度J_O1等于流入电流密度J_TUNOX时，浮栅上的 电荷密度120稍微往正向偏移，然后偏移方向基本上保持不变。

图27是绘示写入操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电压偏移图。

在多晶硅层间介电层上的电压偏移123，逐渐朝向正电压偏移。

图28是绘示写入操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电荷密度图。

当按外流电流密度J_O2等于0，流入电流密度J_O1不等于0时，多晶硅层间介电层上的电荷密度125，逐渐变为正电荷。

图29至图34是有关栅极层间介电结构的动态电荷捕捉，其中电荷是在写入或擦除操作期间，例如是在早于正常写入和擦除操作的起始写入和擦除操作期间，被捕捉的。栅极层间介电结构具有厚度分别为的O1/N/O2。隧穿氧化层的厚度为在擦除操作中控制栅施加-18V的电压。

图29是绘示擦除操作动态地将电荷加入电荷捕捉层时的阈值电压偏移图。

电压变化迹线127从0V开始，然后逐渐降至负电压。此时擦除(ERS)存储窗打开且越来越宽。

图30是绘示擦除入操作在不同氧化物层上的电荷密度图。

流入电流密度JO1的迹线130为0。外流电流密度JO2的迹线129等于隧穿氧化层电流密度J_TUNOX的迹线131。O2氧化物层和隧穿氧化层的厚度皆至少为因此二者的载子注入机制(carrier injection mechanism)皆为FN隧穿。

图31是绘示擦除操作动态地将电荷加入电荷捕捉层时浮栅上的电压偏移图。

浮栅上的电压偏移133从0开始，然后逐渐变成负电压。

图32是绘示擦除操作动态地将电荷加入电荷捕捉层时浮栅上的电荷密度图。

浮栅上的电荷密度135从0开始，然后逐渐变成正电荷。

图33是绘示擦除操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电压偏移图。

多晶硅层间介电层上的电压偏移137由0开始逐渐变为正压。多晶硅层间介电层到控制栅的距离，小于浮栅到控制栅的距离，导致浮栅上的负压偏移量大于多晶硅层间介电层的正压偏移量。

图34是绘示擦除操作动态地将电荷加入电荷捕捉层时电荷捕捉层上的电荷密度图。

多晶硅层间介电层上的电荷密度139由0开始逐渐变为负电荷。的电荷密度135和139数值相等，但正负相反。

图35至图37是绘示显示写入与擦除循环动作的阈值电压图，其分别依序绘示一初始写入操作、后续擦除操作以及另一个写入操作。因为这些操作是连续不断的，所以上一个图式中的最终阈值电压，是下一个图式的起始阈值电压。

在图35中，迹线141代表在尚未进行其他写入操作或擦除操作之前所进行的起始写入操作的阈值电压。栅极层间介电结构具有厚度分别为的O1/N/O2。隧穿氧化层的厚度为控制栅施加-18V的擦除电压。迹线141显示阈值电压因为多晶硅层间介电层上的负电荷密度Q_ipd增加而增加。

在图36中，迹线143代表紧接在图35所绘示的写入操作之后所进行的擦除操作的阈值电压。控制栅施加-18V的擦除电压。迹线143显示阈值电压因为浮栅上的正电荷密度Q_fg增加而降低。擦除操作结束于实心三角形结束的地方。

在另一个擦除操作的实施例中，擦除操作继续执行，如空心三角形所示，超过实心三角形结束的地方。在此实施例中，阈值电压因为浮栅上的正电荷密度Q_fg的增加，伴随多晶硅层间介电层上的负电荷密度Q_ipd的增加，而继续降低至负电压。

在图37中，迹线145代表紧接在图36所绘示的擦除操作之后所进行的写入操作的阈值电压。控制栅施加18V的写入电压。迹线145显示阈值电压因为浮栅上的正电荷密度Q_fg的减少而增加。写入操作结束于实心三角形结束的地方。

在另一个写入操作的实施例中，写入操作继续执行，如空心三角形所示，超过实心三角形结束的地方，并且超过图35所绘示的最终阈值电压。 在此实施例中，阈值电压因为多晶硅层间介电层上的负电荷密度Q_ipd的增加，继续增加而超过图35的最终阈值电压。

图38至图40是绘示显示写入与擦除循环动作的阈值电压图，其分别依序绘示一初始擦除操作、后续写入操作以及另一个擦除操作。因为这些操作是连续不断的，所以上一个图式中的最终阈值电压，是下一个图式的起始阈值电压。

在图38中，迹线147代表在尚未进行其他写入操作或擦除操作之前所进行的起始擦除操作的阈值电压。栅极层间介电结构具有厚度分别为的O1/N/O2。隧穿氧化层的厚度为控制栅施加18V的写入电压。迹线147显示阈值电压因为浮栅上正电荷密度Q_fg的增加，伴随多晶硅层间介电层上负电荷密度Q_ipd的增加，而降低。

在图39中，迹线149代表紧接在图38所绘示的擦除操作之后所进行的写入操作的阈值电压。控制栅施加18V的写入电压。迹线149显示阈值电压因为浮栅上的正电荷密度Q_fg降低而增加。写入操作结束于实心三角形结束的地方。

在另一个写入操作的实施例中，写入操作继续执行，如空心三角形所示，超过实心三角形结束的地方，并且超过图39所绘示的最终阈值电压。在此实施例中，阈值电压因为多晶硅层间介电层上的负电荷密度Q_ipd的增加而继续增加。

在图40中，迹线151代表紧接在图39所绘示的写入操作之后所进行的擦除操作的阈值电压。控制栅施加-18V的擦除电压。迹线151显示阈值电压因为浮栅上的正电荷密度Q_fg增加而降低。擦除操作结束于实心三角形结束的地方。

在另一个擦除操作的实施例中，擦除操作继续执行，如空心三角形所示，超过实心三角形结束的地方，并且超过图38所绘示的最终阈值电压。在此实施例中，阈值电压因为浮栅上的正电荷密度Q_fg的增加，伴随多晶硅层间介电层上的负电荷密度Q_ipd的增加，继续降低而超过图38的最终阈值电压。

写入与擦除循环动作显示起始写入操作或起始擦除操作决定了后续进行的写入操作或擦除操作在多晶硅层间介电层上的电荷密度。而紧接在 起始写入操作或起始擦除操作之后的另一个写入操作或擦除操作，也可以增加紧接其后的写入操作或擦除操作在多晶硅层间介电层上的电荷密度。这种状况会出现在，当擦除操作的偏压值或/和偏压持续时间超过起始擦除操作时，或发生在当写入操作的偏压值或/和偏压持续时间超过起始写入操作时。新的偏压值或/和偏压持续时间，变成后续写入操作或擦除操作所要超越的新基准，藉以更增加多晶硅层间介电层上的电荷密度值。在没有超越此依基准的后续写入操作或擦除操作中，多晶硅层间介电层上的电荷密度值维持实质不变。

图41至图43是绘示显示写入与擦除循环动作的浮栅和电荷捕捉层电荷密度图，其分别依序绘示一初始写入操作、后续擦除操作以及另一个写入操作。因为这些操作是连续不断的，所以上一个图式中的最终电荷密度，是下一个图式的起始电荷密度。

在图41中，迹线153和154分别代表在尚未进行其他写入操作或擦除操作之前所进行的起始写入操作，浮栅和多晶硅层间介电层上的电荷密度。栅极层间介电结构具有厚度分别为的O1/N/O2。隧穿氧化层的厚度为控制栅施加18V的写入电压。迹线154显示多晶硅层间介电层上的负电荷密度Q_ipd的增加导致阈值电压的增加。迹线153显示浮栅上的正电荷密度Q_fg有些微的增加。

在图42中，迹线156和157分别代表紧接在图41所绘示的写入操作之后所进行的擦除操作，浮栅和多晶硅层间介电层上的电荷密度。控制栅施加-18V的擦除电压。迹线156显示浮栅上的正电荷密度Q_fg的增加导致阈值电压降低。迹线157显示多晶硅层间介电层上的负电荷密度Q_ipd实质不变。

在图43中，迹线159和160分别代表紧接在图42所绘示的擦除操作之后所进行的写入操作，浮栅和多晶硅层间介电层上的电荷密度。控制栅施加18V的写入电压。迹线159显示浮栅上的正电荷密度Q_fg的减少导致阈值电压增加。迹线160显示多晶硅层间介电层上的负电荷密度Q_ipd实质不变。

图44至图46是绘示显示写入与擦除循环动作的浮栅和电荷捕捉层电荷密度图，其分别依序绘示一初始擦除操作、后续写入操作以及另一个擦 除操作。因为这些操作是连续不断的，所以上一个图式中的最终电荷密度，是下一个图式的起始电荷密度。

在图44中，迹线162和163分别代表在尚未进行其他写入操作或擦除操作之前所进行的起始擦除操作，浮栅和多晶硅层间介电层上的电荷密度。栅极层间介电结构具有厚度分别为的O1/N/O2。隧穿氧化层的厚度为控制栅施加-18V的擦除电压。迹线162显示浮栅上的正电荷密度Q_fg的增加导致阈值电压的降低。迹线163显示多晶硅层间介电层上的负电荷密度Q_ipd有增加。

在图45中，迹线165和166分别代表紧接在图44所绘示的擦除操作之后所进行的写入操作，浮栅和多晶硅层间介电层上的电荷密度。控制栅施加18V的写入电压。迹线165显示浮栅上的正电荷密度Q_fg的减少导致阈值电压增加。迹线166显示多晶硅层间介电层上的负电荷密度Q_ipd实质不变。

在图46中，迹线168和169分别代表紧接在图45所绘示的写入操作之后所进行的擦除操作，浮栅和多晶硅层间介电层上的电荷密度。控制栅施加-18V的擦除电压。迹线168显示浮栅上的正电荷密度Q_fg的增加导致阈值电压降低。迹线169显示多晶硅层间介电层上的负电荷密度Q_ipd实质不变。

写入与擦除循环动作再次显示起始写入操作或起始擦除操作决定了后续进行的写入操作或擦除操作在多晶硅层间介电层上的电荷密度。

图47是绘示具有电荷捕捉层的写入操作的另一种能带图。

此能带图，由左至右，包括控制栅(CG)10、O2氧化物层17、浮栅(FG)114、O1氧化物层15、中间层(intermediate layer，IL)116、隧穿氧化层(Tun ox)13和基材(Sub)11。图47绘示两个相等的电场F_IL135和F_blkox136，以及两个相等的电流密度J_IL和J_blkox分别穿过两氧化物层。中间层116可以用和制作电荷捕捉层相同的材质和其他不同材质来制成，而且可以有相同的厚度范围。

应用高斯定律，电场的发散程度代表电荷密度，由于两个相等的电场F_IL136和F_blkox135，在稳定状态下，浮栅(FG)114和中间层(IL)116上电荷密度的总和为0。因此浮栅(FG)114和中间层(IL)116上的电荷密度Q_IL数 值相等，但正负相反。来自于擦除操作的阈值电压变化量为–Q_fg/C _blkox＝Q_IL/C _blkox。写入操作后的阈值电压偏移为Q_IL(x/C_IL+1/C_blkox)–(Q_IL/C_blkox)＝Q_IL(x/C_IL)，其中X表示C_IL和Q_IL的有效电容值的比例。

图48是绘示具有电荷捕捉的擦除操作的另一种能带图。

此能带图，由左至右，包括控制栅(CG)10、O2氧化物层17、浮栅(FG)114、O1氧化物层15、中间层(intermediate layer，IL)116、隧穿氧化层(Tun ox)13和基材(Sub)11。图48绘示两个相等的电场F_IL136和F_blkox135，以及两个相等的电流密度J_IL和J_blkox分别穿过两氧化物层。

应用高斯定律，电场的发散程度代表电荷密度，由于两个相等的电场F_IL136和F_blkox135，在静止状态下，不论中间层(IL)116上的电荷密度为何，浮栅(FG)114上的电荷密度为0。来自于擦除操作的阈值电压变化量为0。擦除操作后的阈值电压偏移为Q_IL(x/C_IL+1/C_blkox)，其中X表示C_IL和Q_IL的有效电容值的比例。综合写入与擦除操作的结果，写入与擦除操作存储窗为–Q_IL/C _blkox，因此擦除操作存储窗的存在与大小可通过中间层(IL)116的电荷密度来决定，在稳定状态下，写入与擦除操作存储窗在写入和擦除稍作过程中会保持固定或实质不变。

图47和图48所绘示的存储单元的结构，除了栅极层间介电结构/多晶硅层间介电层和浮栅开关部分外，大致与图22和图23所绘示的存储单元的结构相似。

图49是根据本发明的一实施例绘示一具有电荷捕捉浮栅存储单元阵列和控制电路的集成电路的简化图，其中电荷捕捉层在充电之后，其电荷密度在正常操作中实质保持恒定。

集成电路1950包括存储器阵列1900，如此处所述，是使用非易失性电荷捕捉浮栅存储单元在半导体基材上加以实现。存储器阵列1900中的存储单元可以平行内连(interconnected in parallel)、串接或位于一虚拟接地阵列中(virtual ground array)。行译码器(row decoder)1901连接至多条字线1902，沿着存储器阵列1900中的行排列。此处所述的存储单元可以构建为NAND阵列、NOR阵列或其他形式的阵列结构。列译码器(column decoder)1903连接至多条位线1904，沿着存储器阵列1900中的列排列。地址由总线(bus)1905提供至行译码器1901和列译码器1903。在方块1906 中的侦测放大器(sense amplifiers)以及数据输入结构(data-in structures)经由数据总线(data bus)1907连接至列译码器1903。数据是经由数据输入线(data-in line)1911，从集成电路1950上的输入/输出端口(input/output ports)所提供；或者是由集成电路1950内部或外部的其他数据源，提供至方块1906中的数据输入结构。数据是经由数据输入出线(data-out line)1915，从方块1906中的侦测放大器提供至集成电路1950的其他数据目的地(data destinations)。偏压安排状态机(bias arrangement state machine)1909控制偏压安排供应电压(bias arrangement supply voltages)1908，例如擦除验证及写入验证电压(erase verify and program verify voltages)，的应用，以及写入、擦除及读取存储单元的安排。这些阵列可以通过其他模块，例如处理器(processer)、其他存储器阵列、可编程逻辑阵列(programmable logic)、专用逻辑(dedicated logic)等，来与集成电路合并。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。必须注意的是，此处所述的工艺步骤和结构并未涵盖制作整体集成电路的完整制造过程。本发明可以和许多目前已知或未来被发展出来的不同集成电路制作技术合并实施。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。