1.一种抗单粒子翻转的加固SRAM电路，其特征在于，包括：读写模块、隔离模块、上拉模块和下拉模块；
读写模块，用于在字线信号WL为高电平时，对第三节点(n3)和第四节点(n4)的数据读出/写入；
隔离模块包括：第一隔离单元和第二隔离单元；
第一隔离单元包括：第三PMOS管(MP3)和第四PMOS管(MP4)，其中，第三PMOS管(MP3)的源极连接至第五节点(n5)；第四PMOS管(MP4)的源极连接至第六节点(n6)；
第二隔离单元包括：第一NMOS管(MN1)和第二NMOS管(MN2)，其中，第一NMOS管(MN1)的源极连接至第一节点(n1)，第二NMOS管的源极连接至第二节点(n2)；
其中，第三PMOS管(MP3)和第一NMOS管(MN1)的漏极、第四PMOS管(MP4)和第二NMOS管(MN2)的栅极，共同连接第三节点(n3)；第三PMOS管(MP3)和第一NMOS管(MN1)的栅极、第四PMOS管(MP4)和第二NMOS管(MN2)的漏极，共同连接至第四节点(n4)；
上拉模块包括：第一上拉单元和第二上拉单元；
下拉模块包括：第一下拉单元和第二下拉单元；
其中，第一上拉单元和第二下拉单元共同作用，用于保持第五节点(n5)和第六节点(n6)其中之一为高电平，其中另一为低电平；第二上拉单元和第一下拉单元共同作用，用于保持第一节点(n1)和第二节点(n2)其中之一为高电平，其中另一为地低电平。
2.根据权利要求1所述的加固SRAM电路，其特征在于：
所述第一上拉单元包括：第一PMOS管(MP1)和第二PMOS管(MP2)，第一PMOS管(MP1)和第二PMOS管(MP2)的源极连接至电源(VDD)；第一PMOS管(MP1)的漏极连接至第五节点(n5)，其栅极连接至第六节点(n6)；第二PMOS管的漏极连接第六节点(n6)；其栅极连接至第五节点(n5)；
所述第一下拉单元包括：第三NMOS管(MN3)和第四NMOS管(MN4)；其中，第三NMOS管(MN3)和第四NMOS管(MN4)的源极接地(GND)；第三NMOS管(MN3)的栅极和第四NMOS管(MN4)的漏极连接至第二节点(n2)；第四NMOS管(MN4)的栅极和第三NMOS管(MN3)的漏极连接至第一节点(n1)。
3.根据权利要求2所述的加固SRAM电路，其特征在于：
所述第二上拉单元包括：第五NMOS管(MN5)和第六NMOS管(MN6)；其中，第五NMOS管(MN5)和第六NMOS管(MN6)的源极连接至电源(VDD)；第五NMOS管的栅极连接至第三节点(n3)，漏极连接至第一节点(n1)；第六NMOS管的栅极连接至第四节点(n4)，漏极连接至第二节点(n2)；
所述第二下拉单元包括：第五PMOS管(MP5)和第六PMOS管(MP6)；其中，第五PMOS管(MP5)和第六PMOS管(MP6)的漏极连接至地(GND)；第五PMOS管(MP5)的栅极连接至第三节点(n3)，源极连接至第五节点(n5)；第六PMOS管(MP6)的栅极连接至第四节点(n4)，源极连接至第六节点(n6)。
4.根据权利要求3所述的加固SRAM电路，其特征在于：
第五PMOS管(MP5)的宽长比小于第一PMOS管(MP1)的宽长比，第六PMOS管(MP6)的宽长比小于第二PMOS管(MP2)的宽长比；
第五NMOS管(MN5)的宽长比小于第三NMOS管(MN3)的宽长比，第六NMOS管(MN6)的宽长比小于第四NMOS管(MN4)的宽长比。
5.根据权利要求4所述的加固SRAM电路，其特征在于：
第三PMOS管(MP3)的宽长比为第五PMOS管(MP5)的宽长比的0.5～2倍；第四PMOS管(MP4)的宽长比为第六PMOS管(MP6)的宽长比的0.5～2倍；
第一NMOS管(MN1)的宽长比为第五NMOS管(MN5)的宽长比的0.5～2倍；第二NMOS管(MN2)的宽长比为第六NMOS管(MN6)的宽长比的0.5～2倍。
6.根据权利要求5所述的加固SRAM电路，其特征在于：
第五PMOS管(MP5)的宽长比等于第六PMOS管(MP6)的宽长比，第一PMOS管(MP1)的宽长比等于第二PMOS管(MP2)的宽长比；第三PMOS管(MP3)的宽长比等于第四PMOS管(MP4)的宽长比；
第五NMOS管(MN5)的宽长比等于第六NMOS管(MN6)的宽长比，第三NMOS管(MN3)的宽长比等于第四NMOS管(MN4)的宽长比；第一NMOS管(MN1)的宽长比等于第二NMOS管(MN2)的宽长比。
7.根据权利要求2所述的加固SRAM电路，其特征在于：
第二上拉单元包括：第十一PMOS管(MP11)和第十二PMOS管(MP12)；其中，第十一PMOS管(MP11)和第十二PMOS管(MP12)的源极连接至电源(VDD)；第十一PMOS管(MP11)的栅极连接至第四节点(n4)，漏极连接至第一节点(n1)；第十二PMOS管(MP12)的栅极连接第三节点(n3)，漏极连接至第二节点(n2)；
第二下拉单元包括：第十一NMOS管(MN11)和第十二NMOS管(MN12)；其中，第十一NMOS管(MN11)和第十二NMOS管(MN12)的源极接地；第十一NMOS管(MN11)的栅极连接至第四节点(n4)，漏极连接至第五节点(n5)；第十二NMOS管(MN12)的栅极连接至第三节点(n3)，漏极连接至第六节点(n6)。
8.根据权利要求7所述的加固SRAM电路，其特征在于：
第一PMOS管(MP1)的宽长比为第十一NMOS管(MN11)的宽长比的4～6倍，第二PMOS管(MP2)的宽长比为第十二NMOS管(MN12)的宽长比的4～6倍；
第三NMOS管(MN3)的宽长比为第十一PMOS管(MP11)的宽长比的2～3倍，第四NMOS管(MN4)的宽长比为第十二PMOS管(MP12)的宽长比的2～3倍。
9.根据权利要求8所述的加固SRAM电路，其特征在于：
第十一PMOS管(MP11)和第十二PMOS管(MP12)的宽长比相等，第一PMOS管(MP1)和第二PMOS管(MP2)的宽长比相等，第三PMOS管(MP3)和第四PMOS管(MP4)的宽长比相等；第三PMOS管(MP3)的宽长比为第十一NMOS管(MN11)的宽长比的0.5～2倍；
第三NMOS管(MN3)和第四NMOS管(MN4)的宽长比相等，第一NMOS管(MN1)和第NMOS管(MN2)的宽长比相等；第一NMOS管(MN1)的宽长比为第十一PMOS管(MP11)的宽长比的0.5～2倍。
10.根据权利要求1至9中任一项所述的加固SRAM电路，其特征在于，所述读写模块包括：第七NMOS管(MN7)和第八NMOS管(MN8)，其中：
第七NMOS管(MN7)的栅极连接字线信号(WL)，源极连接位线端(BL)，其漏极连接至第三节点(n3)；
第八NMOS管(MN8)的栅极连接字线信号(WL)，源极连接位线端(BLB)，其漏极连接至第四节点(n4)。
11.根据权利要求1至9中任一项所述的加固SRAM电路，其特征在于，所述读写模块包括：读写模块包括：第十三PMOS管(MP13)和第十四PMOS管(MP14)，其中：
第十三PMOS管(MP13)的栅极连接字线信号(WL)，源极连接位线端(BL)，其漏极连接第三节点(n3)；
第十四PMOS管(MP14)的栅极连接字线信号(WL)，源极连接位线端(BLB)，其漏极连接至第四节点(n4)。