半导体系统的制作方法

本申请要求2015年6月15日在韩国知识产权局提交的第10-2015-0084341号的韩国申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例总体涉及一种集成电路，更具体地，涉及一种半导体系统。

背景技术：

随着高性能移动设备的广泛使用，持续努力将半导体器件高度集成并且提高其操作速度。为了提高其操作速度，同步半导体器件具有与系统总线同步的接口。

数据选通信号是用于在同步半导体器件中传送数据的信号。要数据选通信号与数据一起被传送以用于在接收器处捕获数据。例如，双倍数据速率同步DRAM使用DQS信号作为数据选通信号。然而，当在同步半导体器件中使用数据选通信号时，发生在数据选通信号上的延迟量可能因工艺/电压/温度(在下文中被称为“PVT”)中的变化而变化。数据选通信号中的延迟变化可以在接收器处捕获数据中导致错误。

由于对数据选通信号(在针对同步半导体器件的说明中被定义)的要求是基于时钟信号CLK来确定的，因此当在半导体器件中使用的时钟信号CLK的频率增加时，可能难以满足所述要求。

因此，可以提供用于选通信号DQS的对准功能(training function)以补偿选通信号DQS的根据所述说明的延迟量。

技术实现要素：

各种实施例是针对一种半导体系统。

根据一个实施例，半导体系统包括控制器和半导体器件。控制器适用于产生时钟信号以及适用于响应于外部更新信号来更新外部计数信号。半导体器件适用于通过在区段信号的使能区段期间对选通信号的脉冲计数来产生计数信号，以及适用于如果计数信号的组合改变则产生外部更新信号和外部计数信号，区段信号响应于包括周期性产生的脉冲的第一控制信号而产生。

根据另一个实施例，半导体系统包括控制器和半导体器件。控制器适用于产生时钟信号和选通信号，适用于响应于外部更新信号来更新外部计数信号，以及适用于响应于外部计数信号来调节选通信号的脉冲的出现时间点。半导体器件适用于通过在区段信号的使能区段期间对选通信号的脉冲计数来产生计数信号，以及适用于如果计数信号的组合改变则产生外部更新信号和外部计数信号，区段信号响应于包括周期性产生的脉冲的第一控制信号而产生。

附图说明

基于附图和所附详细描述，本公开的各种实施例将变得更明显，其中：

图1是图示根据实施例的半导体系统的配置的框图；

图2是图示包括在图1的半导体系统中的控制信号发生单元的配置的框图；

图3是图示包括在图1的半导体系统中的区段信号发生单元的配置的逻辑电路图；

图4是图示包括在图1的半导体系统中的更新信号发生单元的配置的框图；

图5是图示包括在图4的更新信号发生单元中的比较单元的配置的逻辑电路图；

图6是图示根据实施例的半导体系统的操作的时序图；以及

图7是图示根据实施例的半导体系统的配置的框图。

具体实施方式

在下文中将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明的目的，而非意在限制本公开的范围。

如图1中所示，根据实施例的半导体系统可以包括控制器10和半导体器件20。半导体器件20可以包括控制信号发生单元21、区段信号发生单元22、脉冲感测单元23、脉冲信号发生单元24、更新信号发生单元25和寄存器26。

控制器10可以产生时钟信号CLK并且可以响应于外部更新信号EUF来更新第一外部计数信号至第三外部计数信号ECNT<1:3>。

控制信号发生单元21可以产生第一控制信号STR和第二控制信号STP，第一控制信号STR和第二控制信号STP中的每个包括脉冲。第一控制信号STR可以包括在上电时段之后周期性产生的脉冲。第二控制信号STP的脉冲被产生的时间点可以根据第一模 式设置信号至第N模式设置信号MROP<1:N>的组合来调节。

区段信号发生单元22可以产生区段信号OSCEN，区段信号OSCEN从第一控制信号STR被输入区段信号发生单元22中时的时间点变为激活并且保持激活直到第二控制信号STP被输入区段信号发生单元22中时的时间点为止。

脉冲感测单元23可以包括选通信号发生单元231和计数器232。

选通信号发生单元231可以产生选通信号DQS，选通信号DQS包括响应于区段信号OSCEN而周期性产生的脉冲。

计数器232可以响应于区段信号OSCEN来驱动并且可以通过对选通信号DQS的脉冲计数来产生第一计数信号至第三计数信号CNT<1:3>。

即，脉冲感测单元23可以通过对选通信号DQS计数来产生第一计数信号至第三计数信号CNT<1:3>，选通信号DQS的脉冲是响应于区段信号OSCEN而周期性产生的。

脉冲信号发生单元24可以产生脉冲信号TRIGP，脉冲信号TRIGP包括响应于第二控制信号STP而产生的脉冲。

更新信号发生单元25可以响应于脉冲信号TRIGP来在第一时间点处储存第一计数信号至第三计数信号CNT<1:3>。更新信号发生单元25可以产生更新信号UF，更新信号UF在储存的第一计数信号至第三计数信号CNT<1:3>的组合与在第二时间点储存的第一计数信号至第三计数信号CNT<1:3>的组合不同时具有激活状态。之后将详细描述第一时间点和第二时间点。

寄存器26可以产生第一模式设置信号至第N模式设置信号MROP<1:N>，可以响应于更新信号UF来将第一计数信号至第三计数信号CNT<1:3>储存在其中，可以输出更新信号UF作为外部更新信号EUF，以及可以输出第一计数信号至第三计数信号CNT<1:3>作为第一外部计数信号至第三外部计数信号ECNT<1:3>。寄存器26可以被设置为储存用于定义半导体器件的特定功能的信息的模式寄存器组(在下文中被称为“MRS”)。

即，半导体器件20可以通过在响应于具有周期性产生的脉冲的第一控制信号STR而产生的区段信号OSCEN处于激活状态(例如，逻辑“高”电平)时的时段期间对选通信号DQS的脉冲计数来产生第一计数信号至第三计数信号CNT<1:3>。半导体器件20也可以在第一计数信号至第三计数信号CNT<1:3>的组合改变时产生外部更新信号EUF和第一外部计数信号至第三外部计数信号ECNT<1:3>。

参照图2，控制信号发生单元21可以包括第一控制信号发生单元211和第二控制信号发生单元212。第一控制信号发生单元211可以包括振荡器2111、第一延迟单元2112和第二延迟单元2113。

振荡器2111可以产生周期信号OSC，周期信号OSC包括响应于至少在上电时段之后变为激活的上电信号PWR而周期性产生的脉冲。上电时段意思是半导体器件20中使用的电源电压的电平根据外部电压的电平而增大至预定电平的持续期间。另外，上电信号PWR可以被设置为至少在上电时段之后变为激活的信号。

第一延迟单元2112可以通过将周期信号OSC的脉冲被产生的时间点延迟预定延迟时间来产生延迟信号OSCD。

第二延迟单元2113可以通过将延迟信号OSCD的脉冲被产生的时间点延迟预定延迟时间来产生第一控制信号STR。

即，第一控制信号发生单元211可以产生第一控制信号STR，第一控制信号STR包括至少在上电时段之后周期性产生的脉冲。虽然图2图示其中第一控制信号发生单元211包括第一延迟单元2112和第二延迟单元2113的示例，但是本公开不局限于此。根据实施例，用于调节第一控制信号STR的脉冲的时间点的延迟单元的数量可以被设置为不同。

第二控制信号发生单元212可以响应于区段信号OSCEN来产生第二控制信号STP，第二控制信号STP在时钟信号CLK的脉冲产生了预定次数时具有激活状态。所述预定次数可以根据第一模式设置信号至第N模式设置信号MROP<1:N>的组合来设置。即，第二控制信号发生单元212可以产生包括脉冲的第二控制信号STP。第二控制信号STP的脉冲被产生的时间点可以根据第一模式设置信号至第N模式设置信号MROP<1:N>的组合来调节。

参照图3，区段信号发生单元22可以包括锁存信号发生单元221和缓冲单元222。

锁存信号发生单元221可以包括NAND门ND21和NAND门ND22。NAND门ND21可以对第一控制信号STR与NAND门ND22的输出信号执行NAND运算以产生锁存信号LAT，以及NAND门ND22可以对锁存信号LAT与第二控制信号STP执行NAND运算。锁存信号发生单元221可以包括形成常规RS锁存电路的NAND门ND21和ND22。

即，锁存信号发生单元221可以产生锁存信号LAT，锁存信号LAT从第一控制信号STR被输入锁存信号发生单元221中时的时间点变为激活并且保持激活直到第二控制信号STP被输入锁存信号发生单元221中时的时间点为止。

缓冲单元222可以包括彼此串联耦接的反相器IV21、IV22和IV23，并且可以通过反相锁存信号LAT来产生区段信号OSCEN。

参照图4，更新信号发生单元25可以包括锁存单元251和比较单元252。

如果没有脉冲信号TRIGP的脉冲输入至锁存单元251，那么锁存单元251可以储存第一计数信号至第三计数信号CNT<1:3>。如果脉冲信号TRIGP的脉冲被输入至锁存单元251，那么锁存单元251可以输出储存的第一计数信号至第三计数信号CNT<1:3>作为第一预计数信号至第三预计数信号PCNT<1:3>。

比较单元252可以产生更新信号UF，更新信号UF在第一预计数信号至第三预计数信号的组合PCNT<1:3>与第一计数信号至第三计数信号CNT<1:3>的组合不同时具有激活状态。

即，更新信号发生单元25可以响应于在第一时间点处提供的脉冲信号TRIGP来将第一计数信号至第三计数信号<1:3>储存在锁存单元251中。更新信号发生单元25可以产生更新信号UF，更新信号UF在已经被储存在锁存单元251中的第一计数信号至第三计数信号CNT<1:3>的组合与在第二时间点提供的第一计数信号至第三计数信号CNT<1:3>的组合不同时具有激活状态。第一时间点意思是没有脉冲信号TRIGP的脉冲产生时的时间点，而第二时间点意思是脉冲信号TRIGP的脉冲被产生时的时间点。另外，第一时间点可以被设置为在第二时间点之前。

参照图5，比较单元252可以包括第一逻辑单元2521、第二逻辑单元2522和第三逻辑单元2523。

第一逻辑单元2521可以包括NAND门ND23、NAND门ND24、NAND门ND25、NAND门ND26、NAND门ND27以及NAND门ND28。NAND门ND23对第一预计数信号PCNT<1>和第一反相计数信号CNTB<1>执行NAND运算以产生第一比较信号CP1，NAND门ND24对第一反相预计数信号PCNTB<1>和第一计数信号CNT<1>执行NAND运算以产生第二比较信号CP2，NAND门ND25对第二预计数信号PCNT<2>和第二反相计数信号CNTB<2>执行NAND运算以产生第三比较信号CP3，NAND门ND26对第二反相预计数信号PCNTB<2>和第二计数信号CNT<2>执行NAND运算以产生第四比较信号CP4，NAND门ND27对第三预计数信号PCNT<3>和第三反相计数信号CNTB<3>执行NAND运算以产生第五比较信号CP5，以及NAND门ND28对第三反相预计数信号PCNTB<3>和第三计数信号CNT<3>执行NAND运算以产生第六比较信号CP6。第一反相预计数信号至第三反相预计数信号PCNTB<1:3>可以分别是第一预计数信号至第三预计数信号PCNT<1:3>的互补信号。第一反相计数信号至第三反相计数信号 CNTB<1:3>可以分别是第一计数信号至第三计数信号CNT<1:3>的互补信号。

即，第一逻辑单元2521可以产生第一比较信号至第六比较信号CP<1:6>，如果第一预计数信号至第三预计数信号PCNT<1:3>的组合与第一计数信号至第三计数信号CNT<1:3>的组合不同，那么第一比较信号至第六比较信号CP<1:6>中的至少一个比较信号具有逻辑“低”电平。

第二逻辑单元2522可以包括NAND门ND29和NAND门ND30。NAND门ND29可以对第一比较信号至第三比较信号CP<1:3>执行NAND运算以产生第一标志信号FLAG1，以及NAND门ND30可以对第四比较信号至第六比较信号CP<4:6>执行NAND运算以产生第二标志信号FLAG2。

即，如果第一比较信号至第三比较信号CP<1:3>中的至少一个具有逻辑“低”电平，那么第二逻辑单元2522可以产生具有逻辑“高”电平的第一标志信号FLAG1。如果第四比较信号至第六比较信号CP<4:6>中的至少一个具有逻辑“低”电平，那么第二逻辑单元2522也可以产生具有逻辑“高”电平的第二标志信号FLAG2。

第三逻辑单元2523可以包括NOR门NR21和反相器IV24。第三逻辑单元2523可以对第一标志信号FLAG1和第二标志信号FLAG2执行OR运算以产生更新信号UF。

即，第三逻辑单元2523可以产生更新信号UF，如果第一标志信号FLAG1和第二标志信号FLAG2中的至少一个具有逻辑“高”电平，那么更新信号UF具有激活状态(例如，逻辑“高”电平)。

在下文中将结合示例参照图6来描述具有前述配置的半导体系统的操作，在该示例中，包括脉冲的第一控制信号STR的周期时间被设置为具有512微秒，且在当区段信号OSCEN处于激活状态时的第一时段和第二时段期间，选通信号DQS的六个脉冲和选通信号DQS的七个脉冲被分别生成。

首先，控制器10可以产生时钟信号CLK，但是因为外部更新信号EUF未激活，所以不可以更新第一外部计数信号至第三外部计数信号ECNT<1:3>。

在上电时段之后的时间点“T1”处，由控制信号发生单元21产生的第一控制信号STR可以具有上升沿。这里，第一控制信号STR可以具有占空比小于50％的脉冲波。

区段信号发生单元22可以响应于第一控制信号STR的脉冲来产生具有逻辑“高”电平的区段信号OSCEN。在时间点“T1”，区段信号OSCEN可以具有上升沿。

脉冲感测单元23可以响应于具有逻辑“高”电平的区段信号OSCEN来产生包括周期性产生的脉冲的选通信号DQS，并且可以通过对选通信号DQS的脉冲计数来产生第一计数信号至第三计数信号CNT<1:3>。

脉冲信号发生单元24可以接收具有逻辑“低”电平的第二控制信号STP以产生具有逻辑“低”电平的脉冲信号TRIGP。

更新信号发生单元25可以接收具有逻辑“低”电平的脉冲信号TRIGP以储存第一计数信号至第三计数信号CNT<1:3>。

在时间点“T2”处，由控制信号发生单元21产生的第二控制信号STP可以具有上升沿。这里，第二控制信号STP可以具有占空比小于50％的脉冲波。第二控制信号STP具有上升沿的时间点可以通过第一模式设置信号至第N模式设置信号MROP<1:N>来调节。

区段信号发生单元22可以响应于第二控制信号STP的脉冲来产生具有逻辑“低”电平的区段信号OSCEN。例如，由区段信号发生单元22产生的区段信号OSCEN可以响应于第二控制信号STP的上升沿而转变为逻辑“低”电平。

当区段信号OSCEN具有逻辑“低”电平时，脉冲感测单元23不能产生选通信号DQS。

此时，第一计数信号至第三计数信号CNT<1:3>可以被产生使得第一计数信号和第二计数信号CNT<1:2>中的每个具有逻辑“高”电平而第三计数信号CNT<3>具有逻辑“低”电平。这是因为在区段信号OSCEN是逻辑“高”电平时的第一时段T1-T2期间，选通信号DQS的六个脉冲被生成。

脉冲信号发生单元24可以接收具有逻辑“高”电平的第二控制信号STP以产生具有逻辑“高”电平的脉冲信号TRIGP。

更新信号发生单元25可以接收具有逻辑“高”电平的脉冲信号TRIGP，并且可以将已经储存在锁存单元251中的第一计数信号至第三计数信号CNT<1:3>与第一计数信号至第三计数信号CNT<1:3>进行比较，以产生具有逻辑“低”电平的更新信号UF。

在时间点“T3”处，由控制信号发生单元21产生的第一控制信号STR可以具有上升沿。在实施例中，时间点“T1”与时间点“T3”之间的时间间隔可以是512微秒。这里，第一控制信号STR可以具有占空比小于50％的脉冲波。

区段信号发生单元22可以响应于第一控制信号STR的脉冲来产生具有逻辑“高”电平的区段信号OSCEN。例如，由区段信号发生单元22产生的区段信号OSCEN可以响应于第二控制信号STP的上升沿而转变为逻辑“低”电平。

脉冲感测单元23可以响应于具有逻辑“高”电平的区段信号OSCEN来产生包括周期性产生的脉冲的选通信号DQS，并且可以通过对选通信号DQS的脉冲计数来产生第一计数信号至第三计数信号CNT<1:3>。

脉冲信号发生单元24可以接收具有逻辑“低”电平的第二控制信号STP以产生具有逻辑“低”电平的脉冲信号TRIGP。

更新信号发生单元25可以接收具有逻辑“低”电平的脉冲信号TRIGP以储存第一计数信号至第三计数信号CNT<1:3>。

在时间点“T4”处，由控制信号发生单元21产生的第二控制信号STP可以具有上升沿。这里，第二控制信号STP可以具有占空比小于50％的脉冲波。第二控制信号STP具有上升沿的时间点可以通过第一模式设置信号至第N模式设置信号MROP<1:N>来调节。

区段信号发生单元22可以响应于第二控制信号STP的脉冲来产生具有逻辑“低”电平的区段信号OSCEN。例如，由区段信号发生单元22产生的区段信号OSCEN可以响应于第二控制信号STP的上升沿而转变为逻辑“低”电平。

当区段信号OSCEN具有逻辑“低”电平时，脉冲感测单元23不能产生选通信号DQS。

此时，第一计数信号至第三计数信号CNT<1:3>可以被产生使得第一计数信号至第三计数信号CNT<1:3>全部都具有逻辑“高”电平。这是因为在区段信号OSCEN处于逻辑“高”电平时的第二时段T3-T4期间，选通信号DQS的七个脉冲被生成。

脉冲信号发生单元24可以接收具有逻辑“高”电平的第二控制信号STP以产生具有逻辑“高”电平的脉冲信号TRIGP。

因为在时间点“T2”处已经储存在锁存单元251中的第一计数信号至第三计数信号CNT<1:3>的组合与在时间点“T3”处产生的第一计数信号至第三计数信号CNT<1:3>的组合不同，所以更新信号发生单元25可以接收具有逻辑“高”电平的脉冲信号TRIGP以产生具有逻辑“高”电平的更新信号UF。

此时，寄存器26可以接收具有逻辑“高”电平的更新信号UF，将第一计数信号至第三计数信号CNT<1:3>储存在其中，将更新信号UF输出作为外部更新信号EUF，以及将第一计数信号至第三计数信号CNT<1:3>输出作为第一外部计数信号至第三外部计数信号ECNT<1:3>。

控制器10可以响应于外部更新信号EUF来更新第一外部计数信号至第三外部计数信号ECNT<1:3>。

具有前述配置的半导体系统可以更新关于选通信号DQS可能因PVT变化而出现的延迟量的信息。

图7是图示根据实施例的半导体系统的配置的框图。

参照图7，半导体系统可以包括控制器30和半导体器件40。半导体器件40可以包括控制信号发生单元41、区段信号发生单元42、计数器43、脉冲信号发生单元44、更新信号发生单元45和寄存器46。

控制器30可以产生时钟信号CLK和包括周期性产生的脉冲的选通信号DQS，并且可以响应于外部更新信号EUF来更新第一外部计数信号至第三外部计数信号ECNT<1:3>。另外，控制器30可以根据第一外部计数信号至第三外部计数信号ECNT<1:3>来调节选通信号DQS的脉冲被产生的时间点。

控制信号发生单元41可以产生包括在上电时段之后周期性产生的脉冲的第一控制信号，并且可以产生包括脉冲的第二控制信号。第二控制信号STP的脉冲被产生的时间点可以根据第一模式设置信号至第N模式设置信号MROP<1:N>来调节。

区段信号发生单元42可以产生区段信号OSCEN，区段信号OSCEN从第一控制信号STR被输入区段信号发生单元42中时的时间点变为激活并且保持激活直到第二控制信号STP被输入区段信号发生单元42中时的时间点为止。

计数器43可以响应于区段信号OSCEN而通过对选通信号DQS的脉冲计数来产生第一计数信号至第三计数信号CNT<1:3>。

脉冲信号发生单元44可以产生包括响应于第二控制信号STP而产生的脉冲的脉冲信号TRIGP。

更新信号发生单元45可以响应于脉冲信号TRIGP来在第一时间点处储存第一计数信号至第三计数信号CNT<1:3>，以及可以产生更新信号UF，当储存的第一计数信号至 第三计数信号CNT<1:3>的组合与在第二时间点储存的第一计数信号至第三计数信号CNT<1:3>的组合不同时，更新信号UF具有激活状态。第一时间点意思是脉冲信号TRIGP的脉冲未产生时的时间点，而第二时间点意思是脉冲信号TRIGP的脉冲产生时的时间点。另外，第一时间点可以被设置为在第二时间点之前。

寄存器46可以产生第一模式设置信号至第N模式设置信号MROP<1:N>，可以响应于更新信号UF来将第一计数信号至第三计数信号CNT<1:3>储存在其中，可以输出更新信号UF作为外部更新信号EUF，以及可以输出第一计数信号至第三计数信号CNT<1:3>作为第一外部计数信号至第三外部计数信号ECNT<1:3>。寄存器46可以被设置为储存用于定义半导体器件的特定功能的信息的MRS。

即，在响应于包括周期性产生的脉冲的第一控制信号STR而产生的区段信号OSCEN处于激活状态(例如，逻辑“高”电平)的时段期间，半导体器件40可以通过对选通信号DQS的脉冲计数来产生第一计数信号至第三计数信号CNT<1:3>。当第一计数信号至第三计数信号CNT<1:3>的组合改变时，半导体器件40也可以产生外部更新信号EUF和第一外部计数信号至第三外部计数信号ECNT<1:3>。

图7中所示的半导体器件40可以包括一个或更多个与图1中所示的半导体器件20相同的电路。即，控制信号发生单元41、区段信号发生单元42、计数器43、脉冲信号发生单元44、更新信号发生单元45和寄存器46可以分别与参照图1至图5描述的控制信号发生单元21、区段信号发生单元22、计数器232、脉冲信号发生单元24、更新信号发生单元25和寄存器26具有相同的配置。因此，在下文中将省略对控制信号发生单元41、区段信号发生单元42、计数器43、脉冲信号发生单元44、更新信号发生单元45和寄存器46的详细描述。

以上描述的半导体系统可以更新关于选通信号DQS可能因PVT变化而出现的延迟量的信息并且可以补偿选通信号DQS的延迟量。

从以上的实施例可以看出，本申请提供了以下的技术方案：

技术方案1.一种半导体系统，包括：

控制器，适用于产生时钟信号以及响应于外部更新信号来更新外部计数信号；以及半导体器件，适用于：

通过在区段信号处于激活状态时的时段期间对选通信号的脉冲计数来产生计数信号，所述区段信号响应于包括周期性产生的脉冲的第一控制信号而产生；以及

如果计数信号的组合改变，则产生外部更新信号和外部计数信号。

技术方案2.如技术方案1所述的系统，其中，区段信号处于激活状态时的所述时段根据模式设置信号的组合来调节。

技术方案3.如技术方案1所述的系统，其中，如果更新信号产生，则从计数信号产生外部计数信号。

技术方案4.如技术方案1所述的系统，其中，所述半导体器件包括：

控制信号发生单元，适用于产生包括在上电时段之后周期性产生的脉冲的第一控制信号，以及产生包括脉冲的第二控制信号，其中，第二控制信号的脉冲被产生的时间点根据模式设置信号的组合来调节；

区段信号发生单元，适用于产生区段信号，区段信号从第一控制信号被输入至区段信号发生单元时的时间点变为激活并且保持激活直到第二控制信号被输入至区段信号发生单元时的时间点为止；

脉冲感测单元，适用于响应于区段信号而通过对选通信号的脉冲计数来产生计数信号，选通信号的脉冲是响应于区段信号而周期性产生的。

更新信号发生单元，适用于响应于脉冲信号来在第一时间点处储存计数信号，以及产生更新信号，更新信号在储存的计数信号的组合与在第二时间点提供的计数信号的组合不同时具有激活状态；以及

寄存器，适用于输出模式设置信号，响应于更新信号来将计数信号储存在其中，输出更新信号作为外部更新信号，以及输出计数信号作为外部计数信号。

技术方案5.如技术方案4所述的系统，其中，控制信号发生单元包括：

第一控制信号发生单元，适用于产生包括在上电时段之后周期性产生的脉冲的第一控制信号；以及

第二控制信号发生单元，适用于产生第二控制信号，第二控制信号在时钟信号的脉冲响应于区段信号而被产生了预定次数时具有激活状态，

其中，所述预定次数根据模式设置信号的组合来设置。

技术方案6.如技术方案5所述的系统，其中，第一控制信号发生单元包括：

振荡器，适用于产生周期信号，周期信号包括响应于至少在上电时段之后变为激活的上电信号而周期性产生的脉冲；

第一延迟单元，适用于通过将周期信号的脉冲被产生时的时间点延迟第一预定延迟时间来产生延迟信号；以及

第二延迟单元，适用于通过将延迟信号的脉冲被产生时的时间点延迟第二预定延迟 时间来产生第一控制信号。

技术方案7.如技术方案4所述的系统，其中，区段信号发生单元包括：

锁存信号发生单元，适用于产生锁存信号，锁存信号响应于第一控制信号而变为激活以及响应于第二控制信号而变为非激活；以及

缓冲单元，适用于反相锁存信号来产生区段信号。

技术方案8.如技术方案4所述的系统，其中，脉冲感测单元包括：

选通信号发生单元，适用于产生选通信号，选通信号包括响应于区段信号而周期性产生的脉冲；以及

计数器，适用于对选通信号的脉冲计数来产生计数信号。

技术方案9.如技术方案4所述的系统，其中，更新信号发生单元包括：

锁存单元，适用于响应于脉冲信号来储存计数信号以产生预计数信号；以及

比较单元，适用于将预计数信号与计数信号进行比较以产生更新信号。

技术方案10.如技术方案4所述的系统，还包括脉冲信号发生单元，脉冲信号发生单元适用于产生脉冲信号，脉冲信号包括响应于第二控制信号而产生的脉冲。

技术方案11.一种半导体系统，包括：

控制器，适用于产生时钟信号和选通信号，响应于外部更新信号来更新外部计数信号，以及响应于外部计数信号来调节选通信号的脉冲被产生时的时间点；以及

半导体器件，适用于：

通过在区段信号处于激活状态时的时段期间对选通信号的脉冲计数来产生计数信号，所述区段信号响应于包括周期性产生的脉冲的第一控制信号而产生；以及

如果计数信号的组合改变，则产生外部更新信号和外部计数信号。

技术方案12.如技术方案11所述的系统，其中，区段信号处于激活状态时的所述时段根据模式设置信号的组合来调节。

技术方案13.如技术方案11所述的系统，其中，如果更新信号产生，则从计数信号中产生外部计数信号。

技术方案14.如技术方案11所述的系统，其中，所述半导体器件包括：

控制信号发生单元，适用于产生包括在上电时段之后周期性产生的脉冲的第一控制信号，以及产生包括脉冲的第二控制信号，其中，第二控制信号的脉冲被产生时的时间点根据模式设置信号的组合来调节；

区段信号发生单元，适用于产生区段信号，区段信号从第一控制信号被输入至区段信号发生单元时的时间点变为激活并且保持激活直到第二控制信号被输入至区段信号发生单元时的时间点为止；

计数器，适用于响应于区段信号来对选通信号的脉冲计数以产生计数信号；

更新信号发生单元，适用于响应于脉冲信号来在第一时间点处储存计数信号，以及产生更新信号，更新信号在储存的计数信号的组合与在第二时间点提供的计数信号的组合不同时具有激活状态；以及

寄存器，适用于输出模式设置信号，响应于更新信号来将计数信号储存在寄存器中，输出更新信号作为外部更新信号，以及输出计数信号作为外部计数信号。

技术方案15.如技术方案14所述的系统，其中，控制信号发生单元包括：

第一控制信号发生单元，适用于产生包括在上电时段之后周期性产生的脉冲的第一控制信号；以及

第二控制信号发生单元，适用于产生第二控制信号，第二控制信号在时钟信号的脉冲响应于区段信号而被产生了预定次数时具有激活状态，

其中，所述预定次数根据模式设置信号的组合来设置。

技术方案16.如技术方案15所述的系统，其中，第一控制信号发生单元包括：

振荡器，适用于产生周期信号，周期信号包括响应于至少在上电时段之后变为激活的上电信号而周期性产生的脉冲；

第一延迟单元，适用于通过将周期信号的脉冲被产生时的时间点延迟第一预定延迟时间来产生延迟信号；以及

第二延迟单元，适用于通过将延迟信号的脉冲被产生时的时间点延迟第二预定延迟时间来产生第一控制信号。

技术方案17.如技术方案14所述的系统，其中，区段信号发生单元包括：

锁存信号发生单元，适用于产生锁存信号，锁存信号响应于第一控制信号而变为激活以及响应于第二控制信号而变为非激活；以及

缓冲单元，适用于反相锁存信号来产生区段信号。

技术方案18.如技术方案14所述的系统，其中，更新信号发生单元包括：

锁存单元，适用于响应于脉冲信号来储存计数信号以产生预计数信号；以及

比较单元，适用于将预计数信号与计数信号进行比较以产生更新信号。

技术方案19.如技术方案14所述的系统，还包括脉冲信号发生单元，脉冲信号发生单元适用于产生脉冲信号，脉冲信号包括响应于第二控制信号而产生的脉冲。