存储元件及存储器阵列的制作方法

本发明是有关于一种存储元件，特别是一种具有电压传输装置的存储元件。

背景技术：

电子式可复写非挥发性存储器是一种可在没有电源的情况下，保存所储存的信息的存储器，并且可在存储器上件后由其他程序复写。由于非挥发性存储器所能应用的范围相当广泛，因此将非挥发性存储器与主要电路嵌入在同一块芯片的做法也成为一种趋势，特别是像个人电子装置这种对于电路面积有严格限制的应用中。

现有技术的非挥发性存储元件可包括一个用以保存数据的浮接栅极晶体管，以及一或二个用以控制浮接栅极晶体管以执行对应操作的选择晶体管。由于存储单元的所有操作，例如写入操作、清除操作、禁止操作及读取操作，都须由选择晶体管控制，因此选择晶体管常需操作在高电压，而必须以具高临界电压的晶体管来实做。

然而，因为选择晶体管具有高临界电压，所以存储单元的读取操作也须以高电压驱动，因而拉长了读取数据所需的时间，也增加了不必要的电能损耗。因此如何加速读取过程，并降低读取电压的需求就成为了有待解决的问题。

技术实现要素：

为了能够较先前技术加速存储单元的读取过程，并减少不必要的电能损耗，本发明的一实施例提供一种存储元件。存储元件包括：第一电压传输装置及第一存储单元。

第一电压传输装置根据存储元件的操作输出电压。第一存储单元包括第一浮接栅极晶体管及第一电容元件。第一浮接栅极晶体管具有第一端，第二端及浮接栅极。第一浮接栅极晶体管的第一端接收第一位线信号。第一电容元件具有第一端、第二端、控制端及基极，第一电容元件的第一端耦接于第一电压传输装置，第一电容元件的控制端耦接于第一浮接栅极晶体管的浮接栅极，而第一电容元件的基极接收第一控制信号。

第一电容元件及第一电压传输装置都设置在第一n井区。在第一存储单元的写入操作或清除操作期间，第一电容元件的第一端接收第一电压传输装置输出的第一电压。在第一存储单元的禁止操作期间，第一电容元件的第一端接收第一电压传输装置输出的第二电压。第一电压大于第二电压。

本发明的一实施例提供一种存储器阵列，存储器阵列包括至少一列存储元件。同一列的每一存储元件包括第一电压传输装置、第二电压传输装置、第一存储单元及第二存储单元。

第一电压传输装置接收禁止操作信号，并根据第一传输栅极控制信号输出电压。第二电压传输装置接收所述禁止操作信号，并根据第二传输栅极控制信号输出电压。

第一存储单元包括第一浮接栅极晶体管、第一电容元件、第一字符线晶体管及第二电容元件。第一浮接栅极晶体管具有第一端、第二端及浮接栅极，第一浮接栅极晶体管的第一端接收第一位线信号。第一电容元件具有第一端、第二端、控制端及基极，第一电容元件的第一端耦接于第一电压传输装置，第一电容元件的控制端耦接于第一浮接栅极晶体管的浮接栅极，及第一电容元件的基极接收第一控制信号。第一字符线晶体管具有第一端、第二端及控制端，第一字符线晶体管的第一端耦接于第一浮接栅极晶体管的第二端，第一字符线晶体管的第二端接收第三电压，而第一字符线晶体管的控制端用以接收字符线信号。第二电容元件耦接于第一浮接栅极晶体管的浮接栅极，并接收第二控制信号。

第二存储单元包括第二浮接栅极晶体管、第三电容元件、第二字符线晶体管及第四电容元件。第二浮接栅极晶体管具有第一端、第二端及浮接栅极，第二浮接栅极晶体管的第一端接收第二位线信号。第三电容元件具有第一端、第二端、控制端即基极，第三电容元件的第一端耦接于第二电压传输装置，第三电容元件的控制端耦接于第二浮接栅极晶体管的浮接栅极，而第三电容元件的基极接收第一控制信号。第二字符线晶体管具有第一端、第二端及控制端，第二字符线晶体管的第一端耦接于第二浮接栅极晶体管的第二端，第二字符线晶体管的第二端接收第三电压，而第二字符线晶体管的控制端接收字符线信号。第四电容元件耦接于第二浮接栅极晶体管的浮接栅极，并接收第二控制信号。

位在同一列的复数个存储元件接收相同的禁止操作信号，相同的第一控制信号，相同的第二控制信号，及相同的字符线信号。位在同一列的复数个存储元件接收复数个相异的第一位线信号，复数个相异的第二位线信号，复数个相异的第一传输栅极控制信号，及复数个相异的第二传输栅极控制信号。

附图说明

图1为本发明一实施例的存储元件的示意图。

图2为图1的存储元件的布局俯视图。

图3为图2的第一电容元件及第一电压传输装置的结构示意图。

图4为本发明另一实施例的存储元件的示意图。

图5为本发明另一实施例的存储元件的示意图。

图6为本发明一实施例的存储器阵列的示意图。

图7为本发明另一实施例的存储元件的示意图。

图8为本发明另一实施例的存储元件的示意图。

图9为本发明另一实施例的存储元件的示意图。

图10为图9的第一电容元件及第一电压传输装置的结构示意图。

图11为本发明另一实施例的存储元件的示意图。

图12为本发明另一实施例的存储元件的示意图。

其中，附图标记说明如下：

10、301至30k、50、60、存储元件

70、80、90

100第一存储单元

110第一电容元件

120第二电容元件

130、730第一电压传输装置

fgt1第一浮接栅极晶体管

wlt1第一字符线晶体管

pg1第一传输栅极晶体管

pg2第二传输栅极晶体管

pl、pl1至plk第一传输栅极控制信号

pl’、pl’1至pl’k第二传输栅极控制信号

wl、wl1至wlm、字符线信号

awl1至awln

gnd第三电压

bl、bl1至blk、第一位线信号

abl1至abln

cs1第一控制信号

cs2第二控制信号

inh禁止操作信号

nw1第一n井区

pw1p井区

nw2第二n井区

aa1、aa2、aa3主动区

fg1浮接栅极

131、731第一传输栅极晶体管的第一端

132、732第一传输栅极晶体管的第二端

133、733第一传输栅极晶体管的控制端

134第二传输栅极晶体管的第一端

135第二传输栅极晶体管的第二端

136第二传输栅极晶体管的控制端

p+p型参杂区

230、330第二电压传输装置

pg3第三传输栅极晶体管

pg4第四传输栅极晶体管

310第三电容元件

320第四电容元件

bl’、bl’1至bl’k第二位线信号

fgt2第二浮接栅极晶体管

wlt2第二字符线晶体管

40存储器阵列

w1至wm字符

5001至500n、6001至600n、附加存储单元

8001至800n、9001至900n

510、610、810、910第一附加电容元件

520第二附加电容元件

afgt附加浮接栅极晶体管

awlt附加字符线晶体管

具体实施方式

图1为本发明一实施例的存储元件10的示意图。存储元件10包括第一存储单元100及第一电压传输装置130。第一存储单元100包括第一浮接栅极晶体管fgt1、第一字符线晶体管wlt1、第一电容元件110及第二电容元件120。第一电压传输装置130可根据存储元件10的操作输出电压。

第一浮接栅极晶体管fgt1具有第一端、第二端及浮接栅极。第一浮接栅极晶体管fgt1的第一端可接收第一位线信号bl。字符线晶体管wlt1具有第一端、第二端及控制端。字符线晶体管wlt1的第一端耦接于第一浮接栅极晶体管fgt1的第二端，字符线晶体管wlt1的第二端接收第三电压gnd，而字符线晶体管wlt1的控制端可接收字符线信号wl。

第一电容元件110耦接于第一电压传输装置130及第一浮接栅极晶体管fgt1的浮接栅极。第一电容元件110可接收第一控制信号cs1及第一电压传输装置130所输出的电压。第二电容元件120耦接于第一浮接栅极晶体管fgt1的浮接栅极，并可接收第二控制信号cs2。第一电压传输装置130可在存储元件10的不同操作期间输出不同的电压，并可协助避免第一存储单元100被写入或被清除。

图2为本发明一实施例的存储元件10的布局俯视图。在图2中，第一电容元件110及第一电压传输装置130实质上是设置在第一n井区nw1的主动区aa1中。第一浮接栅极晶体管fgt1及第一字符线晶体管wlt1则是部分设置在与第一n井区nw1相邻的p井区pw1的主动区aa2，且第二电容元件120则是实质上设置在与p井区pw1相邻的第二n井区nw2的主动区aa3中。主动区aa1、aa2及aa3可包括用以形成存储元件10所需的晶体管架构的参杂区。第一浮接栅极晶体管fgt1的浮接栅极fg1会向第一n井区nw1及第二n井区nw2延伸以耦接至第一电容元件110及第二电容元件120。第一电容元件110可自第一n井区nw1直接接收第一控制信号cs1，而第二电容元件120可自第二n井区直接接收第二控制信号cs2。

在图2中，在第一电容元件110上方的浮接栅极fg1的面积会大于第二电容元件120上方的浮接栅极fg1的面积。然而，在本发明的其他实施例中，在第一电容元件110及第二电容元件120上方的浮接栅极fg1的面积比例也可根据系统的需求加以调整，以增进写入操作及/或清除操作的效率。

图3为图2的第一电容元件110及第一电压传输装置130的结构示意图。在图3中，第一电容元件110具有第一端、第二端、控制端及基极。第一电容元件110的第一端及第二端可耦接至第一电压传输装置130，而第一电容元件110的控制端可耦接至第一浮接栅极晶体管fgt1的浮接栅极fg1。第一电容元件110的基极则可为第一n井区nw1的一部分，并可接收第一控制信号cs1。

第一电压传输装置130包括第一传输栅极晶体管pg1及第二传输栅极晶体管pg2。第一传输栅极晶体管pg1具有第一端131、第二端132及控制端133。第一传输栅极晶体管pg1的第一端131及第二端132可为p型参杂区，而第一传输栅极晶体管pg1的控制端133则可为栅极结构。第一传输栅极晶体管pg1的第一端131可接收禁止操作信号inh，第一传输栅极晶体管pg1的第二端132可耦接至第一电容元件110的第一端，而第一传输栅极晶体管pg1的控制端133可接收第一传输栅极控制信号pl。

第二传输栅极晶体管pg2具有第一端134、第二端135及控制端136。第二传输栅极晶体管pg2的第一端134及第二端135可为p型参杂区，而第二传输栅极晶体管pg2的控制端136则可为栅极结构。第二传输栅极晶体管pg2的第一端134可耦接至第一电容元件110的第二端，第二传输栅极晶体管pg2的第二端135可接收第一电压vpp或第一控制信号cs1，而第二传输栅极晶体管pg2的控制端136可接收第二传输栅极控制信号pl’。

通过控制第一传输栅极晶体管pg1及第二传输栅极晶体管pg2，第一电容元件110可在相异的操作期间接收到相异的电压，使得第一电容元件110的电容值可以被调整，进而能够避免第一存储单元100被写入或被清除。

表1为本发明一实施例的第一存储单元100在相异操作期间所接收到的信号电压。

表1

第三电压gnd小于第四电压vdd，第四电压vdd小于第五电压vx，第五电压vx小于第二电压vz，而第二电压vz小于第一电压vpp。举例来说，第三电压gnd可为地电压，也就是0v，第二电压vz可为4v，第一电压vpp可为10v，第四电压vdd可为0.5v至1.2v，而第五电压vx可为3v。

在表1中，第一电容元件110主要可用于写入操作，而第二电容元件120则主要可用于清除操作。在存储元件10的第一存储单元100的写入操作期间，第一控制信号cs1可为第一电压vpp，第二控制信号cs2可为第一电压vpp，第一位线信号bl可介在第四电压vdd至第三电压gnd的范围间，字符线信号wl可介在第四电压vdd至第三电压gnd的范围间，禁止操作信号inh可为第二电压vz，第一传输栅极控制信号pl可为第一电压vpp，而第二传输栅极控制信号pl’可为第五电压vx。

也就是说，在第一存储单元100的写入操作期间，第一传输栅极晶体管pg1会被截止，而第二传输栅极晶体管pg2会被导通。因此，第一电容元件110所接收到的第一控制信号cs1及第一电压传输装置130所输出的电压都为第一电压vpp。浮接栅极fg1会被耦合至足以产生福诺电子穿隧注入(fowlernordheimelectrontunneling)的高电压。如此一来，第一存储单元100就可被写入。

在第一存储单元100的禁止写入操作期间，第一控制信号cs1为第一电压vpp，第二控制信号cs2为第一电压vpp，第一位线信号bl为介在第四电压vdd至第三电压gnd的范围间，字符线信号wl为介在第四电压vdd至第三电压gnd的范围间，禁止操作信号inh为第二电压vz，第一传输栅极控制信号pl为第五电压vx，而第二传输栅极控制信号pl’为第一电压vpp。

也就是说，在第一存储单元100的禁止写入操作期间，第一传输栅极晶体管pg1会被导通，而第二传输栅极晶体管pg2会被截止。因此，第一电容元件110不仅会接收到处在第一电压vpp的第一控制信号cs1，还会接收到第一电压传输装置130所输出的电压，也就是第二电压vz。由于第二电压vz较第一电压vpp小，浮接栅极fg1不会被耦合到足以产生电子穿隧注入的高电压，因此第一存储单元100不会被写入。

如此一来，第一传输栅极控制信号pl及第二传输栅极控制信号pl’就可控制第一传输栅极晶体管pg1及第二传输栅极晶体管pg2以完成第一存储单元100的写入操作及禁止写入操作。由于禁止操作可利用第一电压传输装置130完成，第一字符线晶体管wlt1就不须要接收到任何高电压。也就是说，第一字符线晶体管wlt1会在低电压中操作，因此也可具有低临界电压。举例来说，现有技术中的字符线晶体管的临界电压可能约为0.7v，然而第一字符线晶体管wlt2的临界电压则约为0.3v至0.4v。在本发明的部分实施例中，第一字符线晶体管wlt1可通过调整栅极氧化层的厚度、使用原生型元件(nativedevice)或布植井区的方式来制作。如此一来，存储单元的读取过程就可在低电压下完成，也就是如表1中所示的第三电压gnd及第四电压vdd。低电压的操作有助于加速读取过程，也有助于减少电能损耗。

在本发明的部分实施例中，存储元件中的所有存储单元在起始时可能都会先被清除，因此存储元件可以通过写入操作及禁止写入操作来控制每个存储单元的状态。在此情况下，清除操作就可视为重置操作。也就是说，每一次在存储单元被写入之前，每个存储单元都会先被清除，再进行写入操作。这类型的存储元件就无须禁止清除的操作。

然而，在本发明的部分实施例中，存储元件中的所有存储单元在起始时也可能都会先被写入。而存储元件可以通过清除操作及禁止清除的操作来控制每个存储单元的状态。在此情况下，写入操作可视为重置操作。表2为本发明另一实施例的第一存储单元100在相异操作期间所接收到的信号电压。在表2中，第一电容元件110主要可用于清除操作，而第二电容元件120主要可用于写入操作。

表2

在表2中，在第一存储单元100的清除操作期间，第一控制信号cs1为第一电压vpp，第二控制信号cs2为第三电压gnd，第一位线信号bl可为第四电压vdd至第三电压gnd的范围间，字符线信号wl可为第四电压vdd至第三电压gnd的范围间，禁止操作信号inh为第二电压vz，第一传输栅极控制信号pl为第一电压vpp，而第二传输栅极控制信号pl’可为第五电压vx。

也就是说，在第一存储单元100的清除操作期间，第一传输栅极pg1会被截止，而第二传输栅极pg2会被导通。如此一来，第一控制信号cs1及第一电压传输装置130所输出的电压都为第一电压vpp。由于第二电容元件120会接收第三电压gnd，第一电容元件110与第二电容元件120之间的电压差会引发福诺穿隧效应使得电子被释放，因此第一存储单元100会被清除。

在第一存储单元100的禁止清除操作期间，第一控制信号cs1为第一电压vpp，第二控制信号cs2为第三电压gnd，第一位线信号bl可为第四电压vdd至第三电压gnd的范围间，字符线信号wl可为第四电压vdd至第三电压gnd的范围间，禁止操作信号inh为第二电压vz，第一传输栅极控制信号pl为第五电压vx，而第二传输栅极控制信号pl’可为第一电压vpp。

也就是说，在第一存储单元100的禁止清除操作期间，第一传输栅极晶体管pg1会被导通，而第二传输栅极pg2会被截止。因此第一电容元件110不仅会接收到第一控制信号cs1，其电压为第一电压vpp，还会接收第一电压传输装置130所输出的电压，其电压为第二电压vz。由于第二电压vz较第一电压vpp小，第一电容元件110与第二电容元件120之间的电压差并不足以产生穿隧效应，因此电子不会自浮接栅极中被释出，第一存储单元100不会被清除。如此一来，第一传输栅极控制信号pl及第二传输栅极控制信号pl’就可控制第一传输栅极晶体管pg1及第二传输栅极晶体管pg2以完成第一存储单元100的清除操作及禁止清除操作。由于禁止操作可通过第一电压传输装置130来完成，因此第一字符线晶体管wlt1无须接收到高电压。也就是说，第一字符线晶体管wlt1可以在低电压下操作，并可具有低临界电压。因此，存储元件10的读取操作就可在低电压下完成，例如表2所示的第三电压gnd及第四电压vdd。低电压操作有助于加快读取过程，及减少电能损耗。

在本发明的部分实施例中，存储元件可能会需要禁止写入操作及禁止清除的操作。在此情况下，存储元件也可包括耦接于第二电容元件的第二电压传输装置。图4为本发明另一实施例的存储元件20的示意图。

存储元件10及20的架构相似，但存储元件20另包括第二电压传输装置230。存储元件20的第二电容元件120可耦接至第二电压传输装置230，并可接收第二电压传输装置230输出的电压。第二电压传输装置230可在第一存储单元100的写入操作或清除操作期间输出第一电压vpp，并可在第一存储单元100的禁止操作期间输出第二电压vz。也就是说，若第一电压传输装置130根据表1所示的信号电压进行禁止写入操作，则第二电压传输装置230可根据表2所示的信号电压进行禁止清除操作。在此情况下，存储元件20可以通过第一电压传输装置130完成禁止写入操作，并可通过第二电压传输装置230完成禁止清除操作。同时，第一字符线晶体管wlt1仍然可以操作于低电压，因此存储元件20在读取操作时所需的时间及电能损耗都可以被降低。

图5为本发明一实施例的存储元件30的示意图。存储元件30包括第一存储单元100、第二存储单元300、第一电压传输装置130及第二电压传输装置330。第二存储单元300与第一存储单元100的结构相似，两者的差别在于所接收的信号。第二存储单元300包括第二浮接栅极晶体管fgt2、第二字符线晶体管wlt2、第三电容元件310及第四电容元件320。

第二电压传输装置330包括第三传输栅极晶体管pg3及第四传输栅极晶体管pg4。第三传输栅极晶体管pg3具有第一端、第二端及控制端。第三传输栅极晶体管pg3的第一端可接收禁止操作信号inh，第三传输栅极晶体管pg3的控制端可接收第二传输栅极控制信号pl’。

第四传输栅极晶体管pg4具有第一端、第二端及控制端。第四传输栅极晶体管pg4的第二端可接收第一电压vpp或第一控制信号cs1，而第四传输栅极晶体管pg4的控制端可接收第一传输栅极控制信号pl。

第三电容元件310可耦接于第三传输栅极晶体管pg3的第二端及第四传输栅极晶体管pg4的第一端。第三电容元件310可接收第一控制信号cs1及第二电压传输装置330所输出的电压。第四电容元件320可接收第二控制信号cs2。

此外，第二浮接栅极晶体管fgt2具有第一端、第二端及浮接栅极fg2。第二浮接栅极晶体管fgt2的第一端可接收第二位线信号bl’，而第二浮接栅极晶体管fgt2的浮接栅极fg2可耦接至第三电容元件310及第四电容元件320。第二字符线晶体管wlt2具有第一端、第二端及控制端。第二字符线晶体管wlt2的第一端耦接于第二浮接栅极晶体管fg2的第二端，第二字符线晶体管wlt2的第二端可接收第三电压gnd，而第二字符线晶体管wlt2的控制端可接收字符线信号wl。

在本发明的部分实施例中，第一传输栅极控制信号pl及第二传输栅极控制信号pl’可为互补的信号。由于第一传输栅极晶体管pg1会接收第一传输栅极控制信号pl，而第三传输栅极晶体管pg3会接收第二传输栅极控制信号pl’，因此第一传输栅极晶体管pg1及第三传输栅极晶体管pg3会执行相异的操作。举例来说，当第一传输栅极晶体管pg1被导通时，第三传输栅极晶体管pg3会被截止。此外，当第一传输栅极晶体管pg1被截止时，第三传输栅极晶体管pg3会被导通。相似的，由于第二传输栅极晶体管pg2及第四传输栅极晶体管pg4会分别接收第二传输栅极控制信号pl’及第一传输栅极控制信号pl，因此两者截止和导通的时机也会相异。也就是说，当第一浮接栅极晶体管fgt1的浮接栅极fg1通过第二传输栅极晶体管pg2而被写入时，第二浮接栅极晶体管fgt2的浮接栅极fg2会通过第三传输栅极晶体管pg3而被禁止写入。而当第一浮接栅极晶体管fgt1的浮接栅极fg1通过第一传输栅极晶体管pg1而被禁止写入时，第二浮接栅极晶体管fgt2的浮接栅极fg2会通过第四传输栅极晶体管pg4而被写入。

也就是说，在存储元件30的写入操作完成后，第一存储单元100及第二存储单元300会处在相异的状态。因此，存储元件30可以根据系统需求输出差动信号。

再者，由于传输栅极晶体管能够控制高电压vpp的输出，因此第一电压传输装置130及第二电压传输装置330可以共享相同的高电压驱动电路，进而简化存储元件的设计。也就是说，在本发明的部分实施例中，第一电压传输装置130及第二电压传输装置330可耦接至相同的高电压驱动电路以接收高电压驱动电路产生的第一电压vpp。

图6为本发明一实施例的存储器阵列40的示意图。存储器阵列40包括m个字符w1至wm，每个字符w1至wm包括k个存储元件301至30k。每一个存储元件与都与图5的存储元件30具有相似结构。m个字符w1至wm可接收相异的第一控制信号cs11至cs1m，相异的第二控制信号cs21至cs2m，相异的禁止操作信号inh1至inhm，以及相异的字符线信号wl1至wlm。因此m个字符w1至wm都可独立操作。

此外，同一个字符中的存储元件301至30k，例如字符w1中的存储元件，会接收到相异的第一位线信号bl1至blk、相异的第二位线信号bl’1至bl’k、相异的第一传输栅极控制信号pl1至plk，以及相异的第二传输栅极控制信号pl’1至pl’k。因此，存储元件301至30k也可独立操作。

图7为本发明一实施例的存储元件50的示意图。存储元件50与存储元件10具有相似的结构。然而存储元件50另包括n个附加存储单元5001至500n。n个附加存储单元5001至500n与第一存储单元100具有相似的结构。每一个附加存储单元5001至500n包括第一附加电容元件510、第二附加电容元件520、附加浮接栅极晶体管afgt及附加字符线晶体管awlt。n为正整数。在本发明的部分实施例中，n个附加存储单元5001至500n的n个第一附加电容元件510、第一电容元件110及第一电压传输装置130都设置在相同的n井区。

n个附加存储单元5001至500n的n个第一附加电容元件510与第一电容元件110具有相同的结构并设置在相同的n井区。n个附加存储单元5001至500n的n个第一附加电容元件510可串联于第一电容元件110的第二端与第二传输栅极晶体管pg2的第一端之间。也就是说，附加存储单元5001的附加第一电容元件510的第一端会耦接至第一电容元件110的第二端，附加存储单元5002的附加第一电容元件510的第一端会耦接至附加存储单元5001的附加第一电容元件510的第二端，并以此类推。最后，附加存储单元500n的附加第一电容元件510的第二端会耦接至第二传输栅极晶体管pg2的第一端。附加浮接栅极晶体管afgt具有第一端、第二端及浮接栅极。每一附加浮接栅极晶体管afgt的第一端会接收到位线信号abl1至abln中对应的位线信号，而附加浮接栅极晶体管afgt的浮接栅极会耦接至对应的第一附加电容元件510及对应的第二附加电容元件520。

附加字符线晶体管awlt具有第一端、第二端及控制端。附加字符线晶体管awlt的第一端耦接于附加浮接栅极晶体管afgt的第二端，附加字符线晶体管awlt的第二端可接收第三电压gnd，而附加字符线晶体管awlt的控制端可接收字符线信号awl1至awln中对应的字符线信号。

由于电压可经由n井区在第一附加电容元件510及第一电容元件110之间传输，因此不同的存储单元也可以共享相同的电压传输装置，进而能够节省所需的电路面积。举例来说，在图7中，当第一传输栅极晶体管pg1被导通时，附加存储单元5001至500n的第一附加电容元件510都会接收到禁止操作信号inh，其电压为第二电压vz。而当第二传输栅极晶体管pg2被导通时，附加存储单元5001至500n的第一附加电容元件510都会经由第二传输栅极晶体管pg2接收到第一控制电压cs1(或第一电压vpp)。

在本发明的部分实施例中，n个附加存储单元5001至500n的n个附加浮接栅极晶体管afgt可由相异的位线信号abl1至abln所控制，而n个附加存储单元5001至500n的n个附加字符线晶体管awlt可由相异的字符线信号awl1至awlm所控制。然而，在部分实施例中，n个附加存储单元5001至500n的n个附加浮接栅极晶体管afgt也可接收相同的位线信号。而n个附加存储单元5001至500n的n个附加字符线晶体管awlt也可接收相同的字符线信号。在此情况下，n个附加存储单元5001至500n的n个附加浮接栅极晶体管afgt会同时且同步地操作，也就是同时被写入或同时被清除。

图8为本发明一实施例的存储元件60的示意图。存储元件60与存储元件50具有相似的结构。存储元件60具有n个附加存储单元6001至600n，而非附加存储单元5001至500n。附加存储单元6001至600n与附加存储单元5001至500n的具有相似的结构，但有不同的信号连接。

附加存储单元6001至600n的第一附加电容元件610与第一电容元件110具有相似的结构并且设置在相同的n井区。每一附加存储单元6001至600n的第一附加电容元件610具有第一端、第二端及控制端。第一附加电容元件610的第一端耦接至第一电容元件的第一端，第一附加电容元件610的第二端耦接至第二传输栅极晶体管pg2的第一端，而第一附加电容元件610的控制端会耦接至对应的附加浮接栅极晶体管afgt的浮接栅极。

在图8中，当第一传输栅极晶体管pg1被导通时，每个附加存储单元6001至600n的第一附加电容元件610都会接收到禁止操作信号inh。此外，当第二传输栅极晶体管pg2被导通时，每个附加存储单元6001至600n的第一附加电容元件610都会接收到第一控制电压cs1(或第一电压vpp)。在此情况下，相异的存储单元也可以共享相同的电压传输装置，进而能够减少所需的电路面积。

再者，存储元件50及60还可包括高电压驱动电路以提供存储元件50及60全部所需的第一电压vpp，如此一来，就可进一步简化存储元件的设计。

图9为本发明一实施例的存储元件70的示意图。存储元件70包括第一存储单元100及第一电压传输装置730。图10为第一电容元件110及第一电压传输装置730的结构示意图。

在图10中，第一电压传输装置730包括第一传输栅极晶体管pg1’。第一传输栅极晶体管pg1’具有第一端731，第二端732及控制端733。第一传输栅极晶体管pg1’的第一端731及第二端732可为p型参杂区，而第一传输栅极晶体管pg1’的控制端则为栅极结构。第一传输栅极晶体管pg1’的第一端731可接收禁止控制信号inh，第一传输栅极晶体管pg1’的第二端732耦接于第一电容元件110的第一端，而第一传输栅极晶体管pg1’的控制端733可接收第一传输栅极控制信号pl。

在此实施例中，第一电容元件110的第一端会耦接至第一电压传输装置730，而第一电容元件110的控制端会耦接至第一浮接栅极晶体管fgt1的浮接栅极fg1。第一电容元件110的基极为第一n井区nw1的一部份，并且可以接收第一控制信号cs1。此外，在图10中，第一电容元件110的第二端112可为浮接的p型参杂区。然而，在部分实施例中，第一电容元件110的第二端112也可以浅沟渠隔离区来实作。

表3为本发明一实施例的存储元件70在不同操作期间时的所接收的信号电压。

表3

在表3中，第一电容元件110主要可用于写入操作，而第二电容元件120则主要可用于清除操作。在第一存储单元100的写入操作期间，第一控制信号cs1可为第一电压vpp，第二控制信号cs2可为第一电压vpp，第一位线信号bl可介在第四电压vdd至第三电压gnd的范围间，字符线信号可介在第四电压vdd至第三电压gnd的范围间，禁止操作信号inh可为第一电压vpp，第一传输栅极控制信号pl可为第五电压vx。

也就是说，在存储元件70的存储单元100的写入操作期间，第一传输栅极晶体管pg1’会被导通，且禁止操作信号inh为第一电压vpp。因此第一电压传输装置730输出的电压就是第一电压vpp，使得浮接栅极fg1被耦合到足以产生电子穿隧注入的高电压，而存储元件70的存储单元100就可被写入。

在存储元件70的存储单元100的禁止写入操作期间，第一控制信号cs1可为第一电压vpp，第二控制信号cs2可为第一电压vpp，第一位线信号bl可介在第四电压vdd至第三电压gnd的范围间，字符线信号可介在第四电压vdd至第三电压gnd的范围间，禁止操作信号inh可为第二电压vz，第一传输栅极控制信号pl可为第五电压vx。

也就是说，在存储元件70的第一存储单元100的禁止写入操作期间，第一传输栅极晶体管pg1’会被导通，且此时禁止操作信号inh为第二电压vz。因此第一电压传输装置730输出的电压也是第二电压vz。在此情况下，第一电容元件110不仅会接收到处在第一电压vpp的第一控制信号cs1，还会接收到第一电压传输装置730所输出的第二电压vz。由于第二电压vz较第一电压vpp小，浮接栅极fg1将不会被耦合到足以产生电子穿隧注入的高电压，因此存储元件70的第一存储单元100就不会被写入。

如此一来，第一传输栅极控制信号pl及禁止操作信号inh就可用以完成存储元件的写入操作及禁止写入操作。由于禁止操作可通过第一电压传输装置730来完成，第一字符线晶体管wlt1就无须接收任何高电压信号。也就是说，第一字符线晶体管wlt1可以操作在低电压并具有低临界电压。因此存储元件70的读取过程就可以在例如表3所示的第三电压gnd或第四电压vdd的低电压下完成。低电压的操作有助于加速读取过程并能够减少电能损耗。

表4为本发明另一实施例的存储元件70在不同操作期间时的所接收的信号电压。在表4中，第一电容元件110主要可用于清除操作，而第二电容元件120则主要可用于写入操作。

表4

在表4中，在存储元件70的第一存储单元100的清除操作期间，第一控制信号cs1可为第一电压vpp，第二控制信号cs2可为第三电压gnd，第一位线信号bl可介在第四电压vdd至第三电压gnd的范围间，字符线信号可介在第四电压vdd至第三电压gnd的范围间，禁止操作信号inh可为第一电压vpp，而第一传输栅极控制信号pl可为第五电压vx。

也就是说，在存储元件70的第一存储单元100的清除操作期间，第一传输栅极晶体管pg1’会被导通，且此时禁止操作信号inh为第一电压vpp。因此第一控制信号cs1及第一电压传输装置730输出的电压都为第一电压vpp。由于第二电容元件120会被耦合至第三电压gnd，因此第一电容元件110和第二电容元件120之间的电压差就足以造成电子穿隧使电子被释放，而存储元件70的第一存储单元100就可被清除。

在存储元件70的第一存储单元100的禁止清除操作期间，第一控制信号cs1可为第一电压vpp，第二控制信号cs2可为第三电压gnd，第一位线信号bl可介在第四电压vdd至第三电压gnd的范围间，字符线信号可介在第四电压vdd至第三电压gnd的范围间，禁止操作信号inh可为第二电压vz，而第一传输栅极控制信号pl可为第五电压vx。

也就是说，在存储元件70的第一存储单元100的禁止清除操作期间，第一传输栅极晶体管pg1’会被导通，且此时禁止操作信号inh为第二电压vz。因此第一电容元件110不仅会接收到处在第一电压vpp的第一控制信号cs1，还会接收到第一电压传输装置730所输出的第二电压vz。由于第二电压vz较第一电压vpp小，第一电容元件110和第二电容元件120之间的电压差将不足以造成电子穿隧，因此电子不会被释放，而存储元件70的第一存储单元100就不会被清除。

如此一来，第一传输栅极控制信号pl及禁止操作信号inh就可用以完成存储元件的清除操作及禁止清除操作，由于禁止操作可通过第一电压传输装置730来完成，第一字符线晶体管wlt1就无须接收任何高电压信号。也就是说，第一字符线晶体管wlt1可以操作在低电压并具有低临界电压。因此存储元件70的读取过程就可以在例如表4所示的第三电压gnd或第四电压vdd的低电压下完成。低电压的操作有助于加速读取过程并能够减少电能损耗。

在本发明的部分实施例中，存储元件可能会需要禁止写入操作及禁止清除操作。在此情况下，存储元件可另包括第二电压传输装置230。第二电压传输装置230可耦接至第二电容元件120，也就是如图4中所示的存储元件20。此外，在本发明的部分实施例中，存储元件20中的第一电压传输装置130及第二电压传输装置230都可改用与电压传输装置730相似的结构来实施。通过表3及表4所列的信号电压，就可完成禁止写入操作及禁止清除操作。

图11为本发明一实施例的存储元件80的示意图。存储元件70及80具有相似的结构。存储元件80另包括n个附加存储单元8001至800n。n为正整数。n个附加存储单元8001至800n的n个第一附加电容元件810与第一电容元件110具有相同的结构，且都与第一电压传输装置730设置在相同的n井区。

n个附加存储单元8001至800n的n个第一附加电容元件810可与第一电容元件110相串联。也就是说，附加存储单元8001的第一附加电容元件810的第一端会耦接至第一电容元件110的第二端，附加存储单元8002的第一附加电容元件810的第一端会耦接至附加存储单元8001的第一附加电容元件810的第二端，并依此类推。此外，附加存储单元800n的第一附加电容元件810的第二端可为浮接状态。

在图11中，当第一传输栅极晶体管pg1’被导通时，附加存储单元8001至800n的第一附加电容元件810都会接收到禁止操作信号inh。由于电压可经由n井区之间传输，因此不同的存储单元也可以共享相同的电压传输装置730，进而能够节省所需的电路面积。在本发明的部分实施例中，n个附加存储单元8001至800n的n个附加浮接栅极晶体管afgt可由相异的位线信号abl1至abln所控制，而n个附加存储单元8001至800n的n个附加字符线晶体管awlt可由相异的字符线信号awl1至awln所控制。

然而，在本发明的部分实施例中，n个附加存储单元8001至800n的n个附加浮接栅极晶体管afgt及第一浮接栅极晶体管fgt1也可接收相同的位线信号bl。再者，n个附加存储单元8001至800n的n个附加字符线晶体管awlt也可与第一字符线晶体管wlt1接收相同的字符线信号wl。在此情况下，附加浮接栅极晶体管afgt会与第一浮接栅极晶体管fgt1同步且同时的操作，也就是同时被写入或同时被清除。

图12为本发明一实施例的存储元件90的示意图。存储元件90及80具有相似的结构。存储元件90包括n个附加存储单元9001至900n，而非附加存储单元8001至800n。附加存储单元9001至900n的n个第一附加电容元件910与第一电容元件110具有相同的结构，且都与第一电压传输装置730设置在相同的n井区。

每一附加存储单元9001至900n的第一附加电容元件910具有第一端、第二端及控制端。第一附加电容元件910的第一端耦接于第一电容元件110的第一端，第一附加电容元件910的第二端可浮接至第一电容元件110的第二端，而第一附加电容元件910的控制端耦接至附加存储单元9001至900n中对应的附加浮接栅极晶体管afgt。

在图12中，当第一传输栅极晶体管pg1’被导通时，附加存储单元9001至900n的第一附加电容元件910都会接收到禁止操作信号inh。在此情况下，不同的存储单元也可以共享相同的电压传输装置730，进而能够节省所需的电路面积。

此外，上述各种实施例的存储元件都可另包括复数个选择晶体管，且每一选择晶体管可耦接至对应的浮接栅极晶体管以接收对应的位线信号，如此也可允许禁止操作中有不同的偏压条件的弹性。也就是说，浮接栅极晶体管可通过对应的选择晶体管接收其位线信号。

综上所述，本发明的实施例所提供的存储元件能够通过电压传输装置来执行禁止操作。因此字符线晶体管能够操作在低电压并可具有低临界压，进而有助于加速存储元件的读取过程并减少计算机损耗。此外，由于传输栅极晶体管能够控制高电压信号，因此同一字符的存储元件或同一存储元件中的电容元件都可以共享高电压电源，进而减少存储元件所的电路面积。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。