一种读取方法及闪存存储器装置与流程

本发明涉及存储器技术领域，更为具体的说，涉及一种读取方法及闪存存储器装置。

背景技术：

nand型闪存做为一种非易失性存储器，由于其集成度高的特性，已经成为大容量存储器装置的重要关键组成部分。但是因为nand型闪存存储器，其组成非易失性存储单元阵列的所有存储单元的接地端最终都通过共源线连接到一起，所以随着存储单元阵列的扩大，在采用全位线读取方法进行读取操作时，共源线噪声影响就越来越大，甚至造成读取操作错误，因而，在进行读取操作时，降低共源线噪声就变得尤为重要。

技术实现要素：

有鉴于此，本发明提供了一种读取方法及闪存存储器装置，首先对全部存储单元进行第一次感应操作，而后对判定为关态的存储单元进行第二次感应操作，通过两次感应操作对闪存存储器装置进行读取，以降低共源线的噪声，保证读取操作的准确率高。

为实现上述目的，本发明提供的技术方案如下：

一种读取方法，应用于闪存存储器装置，所述闪存存储器装置包括非易失性半导体存储单元阵列，包括：

判断是否读取所述非易失性半导体存储单元阵列的全部存储单元，若是，则对所述全部存储单元相应字线施加电压，以进行第一次感应操作；

对在所述第一次感应操作后，判定为关态的存储单元进行第二次感应操作，其中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压的差值在预设范围内，以及，所述第二次感应操作对应感应时间不小于第一次感应操作对应感应时间。

可选的，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压相同；

以及，所述第一次感应操作对应感应时间小于第二次感应操作对应感应时间。可选的，在判断读取所述非易失性半导体存储单元阵列不是所述全部存储单元，且判断为读取预设数量的存储单元时，则对所述存储单元相应字线施加电压，且对所述预设数量的存储单元进行一次预设感应操作，其中，在所述预设感应操作时字线上施加的电压与所述第一次感应操作和第二次感应操作时字线上施加的电压相同，且所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

可选的，所述预设数量的存储单元为所述全部存储单元的一半，其中，所述预设感应操作对应感应时间与第二次感应操作对应感应时间相同。

可选的，所述预设数量的存储单元为所述全部存储单元的四分之一，其中，所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

相应的，本发明还提供了一种闪存存储器装置，包括非易失性半导体存储单元阵列，还包括：

判断单元，所述判断单元用于判断是否读取所述非易失性半导体存储单元阵列的全部存储单元；

以及，处理单元，在判断读取所述非易失性半导体存储单元阵列的全部存储单元时，所述处理单元用于对所述全部存储单元相应字线施加电压，以进行第一次感应操作；对在所述第一次感应操作后，判定为关态的存储单元进行第二次感应操作，其中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压的差值在预设范围内，以及，所述第二次感应操作对应感应时间不小于第一次感应操作对应感应时间。

可选的，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压相同。

可选的，在判断读取所述非易失性半导体存储单元阵列不是所述全部存储单元，且判断为读取预设数量的存储单元时，所述处理单元用于对所述存储单元相应字线施加电压，且对所述预设数量的存储单元进行一次预设感应操作，其中，在所述预设感应操作时字线上施加的电压与所述第一次感应操作和第二次感应操作时字线上施加的电压相同，且所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

可选的，所述预设数量的存储单元为所述全部存储单元的一半，其中，所述预设感应操作对应感应时间与第二次感应操作对应感应时间相同；

以及，所述第一次感应操作对应感应时间小于第二次感应操作对应感应时间。

可选的，所述预设数量的存储单元为所述全部存储单元的四分之一，其中，所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

相较于现有技术，本发明提供的技术方案至少具有以下优点：

本发明提供了一种读取方法及闪存存储器装置，读取方法应用于闪存存储器装置，所述闪存存储器装置包括非易失性半导体存储单元阵列，包括：判断是否读取所述非易失性半导体存储单元阵列的全部存储单元，若是，则对所述全部存储单元相应字线施加电压，以进行第一次感应操作；对在所述第一次感应操作后，判定为关态的存储单元进行第二次感应操作，其中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压的差值在预设范围内，以及，所述第二次感应操作对应感应时间不小于第一次感应操作对应感应时间。

由上述内容可知，本发明提供的技术方案，对于非易失性半导体存储单元阵列进行两次感应操作，首先对全部存储单元进行第一次感应操作，而后对判定为关态的存储单元进行第二次感应操作，其中，第一次感应操作时间小于第二次感应操作时间。因第一次感应时间短，所以只有开态电流较大的存储单元会被判定为开态，而其余开态电流较小的存储单元则被判定为关态，而后对判定为关态的存储单元进行第二次感应操作，由于在第二次感应操作中，开态电流较大的存储单元不再参与，需要感应的存储单元数量减少，总的流过阵列的导通电流减少，共源线噪声减小，而第二次感应时间比第一次长，且在规定范围内，所以可以感应出剩余的开态存储单元。故而，本发明提供的技术方案能够通过两次感应操作对闪存存储器装置进行读取，以降低共源线的噪声，保证读取操作的准确率高。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的一种读取方法的流程图；

图2a为本申请实施例提供的一种lsb读取操作示意图；

图2b为本申请实施例提供的一种msb读取操作示意图；

图3为本申请实施例提供的另一种读取方法的流程图；

图4为本申请实施例提供的一种闪存存储器装置的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

正如背景技术所述，因为nand型闪存存储器，其组成非易失性存储单元阵列的所有存储单元的接地端最终都通过共源线连接到一起，所以随着存储单元阵列的扩大，在采用全位线读取方法进行读取操作时，共源线噪声影响就越来越大，甚至造成读取操作错误，因而，在进行读取操作时，降低共源线噪声就变得尤为重要。

基于此，本申请实施例提供了一种读取方法及闪存存储器装置，首先对全部存储单元进行第一次感应操作，而后对判定为关态的存储单元进行第二次感应操作，通过两次感应操作对闪存存储器装置进行读取，以降低共源线的噪声，保证读取操作的准确率高。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图4所示，对本申请实施例提供的技术方案进行详细的描述。

参考图1所示，为本申请实施提供的一种读取方法的流程图，其中，读取方法应用于闪存存储器装置，所述闪存存储器装置包括非易失性半导体存储单元阵列，读取方法包括：

s1、判断是否读取所述非易失性半导体存储单元阵列的全部存储单元；

s2、若是，则对所述全部存储单元相应字线施加电压，以进行第一次感应操作；

s3、对在所述第一次感应操作后，判定为关态的存储单元进行第二次感应操作，其中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压的差值在预设范围内，以及，所述第二次感应操作对应感应时间不小于第一次感应操作对应感应时间。

由上述内容可知，本申请实施例提供的技术方案，对于非易失性半导体存储单元阵列进行两次感应操作，首先对全部存储单元进行第一次感应操作，而后对判定为关态的存储单元进行第二次感应操作，其中，第一次感应操作时间小于第二次感应操作时间。因第一次感应时间短，所以只有开态电流较大的存储单元会被判定为开态，而其余开态电流较小的存储单元则被判定为关态，而后对判定为关态的存储单元进行第二次感应操作，由于在第二次感应操作中，开态电流较大的存储单元不再参与，需要感应的存储单元数量减少，总的流过阵列的导通电流减少，共源线噪声减小。而第二次感应时间比第一次长，且在规定范围内，所以可以感应出剩余的开态存储单元，完成整个读操作。故而，本申请实施例提供的技术方案能够通过两次感应操作对闪存存储器装置进行读取，以降低共源线的噪声，保证读取操作的准确率高。

在本申请一实施例中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压相同。

以及，优选的所述第一次感应操作对应感应时间小于第二次感应操作对应感应时间，保证最终感应更加精确。

下面具体结合图2a和图2b所示，对本申请实施例提供的读取方法进行详细的描述。需要说明的是，一次读取操作在位线上都包括位线预充、感应、锁存三部分，其相应时间分别对应为tpre、tdev、tsense，对此与现有技术相同，故不做多余赘述。

参考图2a所示，为本申请实施例提供的一种lsb读取操作示意图，第一次感应操作对应位线预充、感应、锁存的时间分别对应为tpre1、tdev1、tsense1，以及，第二次感应操作对应位线预充、感应、锁存的时间分别对应为tpre2、tdev2、tsense2。其中，对存储单元的字线wl上施加电压vrd2，一次完整的lsb读取操作包括两次感应操作为第一次感应操作和第二次感应操作。其中，第一次感应操作的感应时间tdev1小于第二次感应操作的感应时间tdev2。因第一次感应时间比第二次感应时间短，所以只有开态电流较大的存储单元会被判定为开态。而第二次感应，将在第一次的基础上，读出剩余的存储状态为开态存储单元。而且，由于在对第二次感应操作时需要预充的位线减少，故而，第二次感应操作的位线预充时间tpre2小于第一次感应操作的位线预充时间tpre1。

参考图2b所示，为本申请实施例提供的一种msb读取操作示意图，对于msb读取操作分为两次读取，且每次读取均包括两次感应操作，即，第一次读取包括第一次感应操作和第二次感应操作，其中，第一次读取中第一次感应操作对应位线预充、感应、锁存的时间分别对应为tpre3、tdev3、tsense3，以及，第二次感应操作对应位线预充、感应、锁存的时间分别对应为tpre4、tdev4、tsense4；以及，第二次读取中第一次感应操作对应位线预充、感应、锁存的时间分别对应为tpre3’、tdev3’、tsense3’，以及，第二次感应操作对应位线预充、感应、锁存的时间分别对应为tpre4’、tdev4’、tsense4’。其中，在第一次读取时对字线wl上施加电压vrd1，以及，在第二次读取时对字线wl上施加电压vrd3，其中，每次读取中第一次感应操作的感应时间小于第二次感应操作的感应时间，因第一次感应时间短，所以只有开态电流较大的存储单元会被判定为开态。而第二次感应，将在第一次感应的基础上，读出剩余的存储状态为开态存储单元。具体的，参考图3所示，为本申请实施例提供的另一种读取方法的流程图，其中，在判断读取所述非易失性半导体存储单元阵列不是所述全部存储单元，且判断为读取预设数量的存储单元时，s4、则对所述存储单元相应字线施加电压，且对所述预设数量的存储单元进行一次预设感应操作(其中，通过控制位线对预设数量的存储单元进行感应操作)，其中，在所述预设感应操作时字线上施加的电压与所述第一次感应操作和第二次感应操作时字线上施加的电压相同，且所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

其中，部分存储单元可以为1/2数量的存储单元，即，所述预设数量的存储单元为所述全部存储单元的一半，其中，所述预设感应操作对应感应时间与第二次感应操作对应感应时间相同。

此外，部分存储单元还可以为1/4数量的存储单元，即，所述预设数量的存储单元为所述全部存储单元的四分之一，其中，所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

需要说明的是，部分存储单元还可以为其他数量的存储单元，对此本申请不做具体限制，需要根据实际应用进行具体设计，通过将预设感应操作对应感应时间设定不小于第二次感应操作对应感应时间，以保证共源线的噪声低，保证读取准确率高。

相应的，本申请实施例还提供了一种闪存存储器装置，参考图4所示，为本申请实施例提供的一种闪存存储器装置的结构示意图，其中，闪存存储器装置包括非易失性半导体存储单元阵列，还包括：

判断单元100，所述判断单元100用于判断是否读取所述非易失性半导体存储单元阵列的全部存储单元；

以及，处理单元200，在判断读取所述非易失性半导体存储单元阵列的全部存储单元时，所述处理单元200用于对所述全部存储单元相应字线施加电压，以进行第一次感应操作；对在所述第一次感应操作后，判定为关态的存储单元进行第二次感应操作，其中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压的差值在预设范围内，以及，所述第二次感应操作对应感应时间不小于第一次感应操作对应感应时间。

其中，wl<0>～wl<m>为闪存存储器装置的字线，s1～s4为位线，ssl为连接至位线的开关管的栅端控制线，gsl为连接至共源线gl的开关管的栅端控制线，以及，每条位线连接至位线检测电路。

在本申请一实施例中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压相同。

以及，优选的所述第一次感应操作对应感应时间小于第二次感应操作对应感应时间，保证最终感应更加精确。

在本申请一实施例中，还可以读取部分存储单元。具体的，在判断读取所述非易失性半导体存储单元阵列不是所述全部存储单元，且判断为读取预设数量的存储单元时，所述处理单元200用于对所述存储单元相应字线施加电压，且对所述预设数量的存储单元进行一次预设感应操作，其中，在所述预设感应操作时字线上施加的电压与所述第一次感应操作和第二次感应操作时字线上施加的电压相同，且所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

其中，部分存储单元可以为1/2数量的存储单元，即，所述预设数量的存储单元为所述全部存储单元的一半，其中，所述预设感应操作对应感应时间与第二次感应操作对应感应时间相同。

此外，部分存储单元还可以为1/4数量的存储单元，所述预设数量的存储单元为所述全部存储单元的四分之一，其中，所述预设感应操作对应感应时间不小于第二次感应操作对应感应时间。

需要说明的是，部分存储单元还可以为其他数量的存储单元，对此本申请不做具体限制，需要根据实际应用进行具体设计，通过将预设感应操作对应感应时间设定不小于第二次感应操作对应感应时间，以保证共源线的噪声低，保证读取准确率高。

本申请实施例提供了一种读取方法及闪存存储器装置，读取方法应用于闪存存储器装置，所述闪存存储器装置包括非易失性半导体存储单元阵列，包括：判断是否读取所述非易失性半导体存储单元阵列的全部存储单元，若是，则对所述全部存储单元相应字线施加电压，以进行第一次感应操作；对在所述第一次感应操作后，判定为关态的存储单元进行第二次感应操作，其中，在所述第一次感应操作时字线上施加的电压和第二次感应操作时字线上施加的电压的差值在预设范围内，以及，所述第二次感应操作对应感应时间不小于第一次感应操作对应感应时间。

由上述内容可知，本申请实施例提供的技术方案，对于非易失性半导体存储单元阵列进行两次感应操作，首先对全部存储单元进行第一次感应操作，而后对判定为关态的存储单元进行第二次感应操作，其中，在第一次感应操作时间小于第二次感应操作时间。因第一次感应时间短，所以只有开态电流较大的存储单元会被判定为开态，而其余开态电流较小的存储单元则被判定为关态，而后对判定为关态的存储单元进行第二次感应操作，由于在第二次感应操作中，开态电流较大的存储单元不再参与，需要感应的存储单元数量减少，总的流过阵列的导通电流减少，共源线噪声减小，而第二次感应时间长，所以可以将剩余的存储为开态的存储单元顺利读出。故而，本申请实施例提供的技术方案能够通过两次感应操作对闪存存储器装置进行读取，以降低共源线的噪声，保证读取操作的准确率高。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。