1.一种半导体存储器件，包括：
第一存储器裸片，所述第一存储器裸片包括存储单元阵列，所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，其中，所述存储单元阵列包括正常单元区域以及奇偶校验单元区域，所述奇偶校验单元区域包括第一子奇偶校验区域和第二子奇偶校验区域；以及
接口电路，所述接口电路包括纠错码引擎，并且所述接口电路被配置为：
从外部设备接收主数据和子数据，所述子数据包括外部奇偶校验位或数据掩码信号；
基于所述数据掩码信号的掩码位生成第一标记信号；
响应于能够由来自所述外部设备的命令选择的操作模式和所述第一标记信号，对所述主数据执行纠错码编码操作，以生成内部奇偶校验位；
将所述主数据存储在所述正常单元区域中；
响应于所述操作模式，将所述外部奇偶校验位或所述第一标记信号存储在所述第二子奇偶校验区域中；以及
响应于所述操作模式和所述第一标记信号，对从所述正常单元区域读取的所述主数据执行纠错码解码操作，以生成校正后的主数据。
2.根据权利要求1所述的半导体存储器件，其中，所述接口电路进一步被配置为：
通过将所述第一标记信号复制奇数次来生成复制的标记信号；
响应于所述操作模式，将所述复制的标记信号而非所述第一标记信号存储在所述第二子奇偶校验区域中；
响应于所述操作模式和所述复制的标记信号，对所述主数据执行所述纠错码编码操作以生成所述内部奇偶校验位；以及
响应于所述操作模式和所述复制的标记信号，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作，以生成所述校正后的主数据。
3.根据权利要求2所述的半导体存储器件，其中，所述接口电路进一步被配置为将所述主数据、所述外部奇偶校验位与所述复制的标记信号之一分别存储在所述正常单元区域和所述第二子奇偶校验区域中的连接到同一条字线的同一页面中。
4.根据权利要求2所述的半导体存储器件，其中，所述接口电路被配置为响应于所述操作模式为外部纠错码模式，执行以下操作：
接收所述外部奇偶校验位作为所述子数据；
对所述主数据执行纠错码编码操作以生成所述内部奇偶校验位；以及
将所述内部奇偶校验位和所述外部奇偶校验位分别存储在所述第一子奇偶校验区域和所述第二子奇偶校验区域中。
5.根据权利要求2所述的半导体存储器件，其中，所述接口电路被配置为响应于所述操作模式为数据掩码模式，执行以下操作：
接收所述数据掩码信号作为所述子数据；
对所述数据掩码信号的掩码位执行逻辑运算以生成所述第一标记信号；
基于所述第一标记信号的逻辑电平执行所述纠错码编码操作；
基于所述第一标记信号生成所述复制的标记信号；以及
将所述复制的标记信号存储在所述第二子奇偶校验区域中。
6.根据权利要求2所述的半导体存储器件，其中，所述接口电路进一步被配置为，在所述半导体存储器件的读取操作中，对从所述第二子奇偶校验区域读取的所述复制的标记信号执行择多表决操作，并基于所述择多表决操作的结果，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作。
7.根据权利要求1所述的半导体存储器件，还包括：
缓冲器裸片，所述缓冲器裸片包括所述接口电路，并且被配置为与所述外部设备通信，第一存储器裸片被堆叠在所述缓冲器裸片上；
另外的多个第二存储器裸片，所述多个第二存储器裸片堆叠在所述第一存储器裸片上；以及
多个衬底通路，所述多个衬底通路延伸穿过所述第一存储器裸片和所述多个第二存储器裸片以连接到所述缓冲器裸片，
其中，所述多个第二存储器裸片均包括存储单元阵列。
8.根据权利要求7所述的半导体存储器件，其中，所述缓冲器裸片包括内部命令生成器，所述内部命令生成器被配置为向所述接口电路提供模式信号，所述模式信号将所述操作模式指定为外部纠错码模式和数据掩码模式之一，
其中，所述接口电路还包括：
模式标记生成器，所述模式标记生成器被配置为在所述数据掩码模式下，基于所述子数据中包括的所述数据掩码信号的掩码位，生成指定正常写入操作和掩码写入操作之一的所述第一标记信号；
重复代码生成器，所述重复代码生成器被配置为基于所述第一标记信号生成复制的标记信号，并将所述复制的标记信号提供给所述第二子奇偶校验区域；
择多表决器，所述择多表决器被配置为对从所述第二子奇偶校验区域读取的所述复制的标记信号执行择多表决操作，以生成第二标记信号；以及
选择信号生成器，所述选择信号生成器被配置为响应于所述模式信号以及所述第一标记信号和所述第二标记信号，生成选择信号，并且
其中，所述纠错码引擎被配置为响应于所述模式信号、所述第一标记信号和所述第二标记信号，对所述主数据执行所述纠错码编码操作和所述纠错码解码操作。
9.根据权利要求8所述的半导体存储器件，其中，所述模式标记生成器包括or门，所述or门对所述数据掩码信号的掩码位执行“or”运算，以输出所述第一标记信号，并且
其中，响应于所述掩码位中的至少一个掩码位是第一逻辑电平，所述第一标记信号指定所述掩码写入操作。
10.根据权利要求8所述的半导体存储器件，其中，所述纠错码引擎包括纠错码编码器，所述纠错码编码器被配置为响应于所述模式信号指定所述外部纠错码模式或者所述第一标记信号指定所述正常写入操作，对所述主数据执行所述纠错码编码操作以生成所述内部奇偶校验位。
11.根据权利要求8所述的半导体存储器件，其中，所述纠错码引擎包括纠错码解码器，所述纠错码解码器被配置为：
响应于所述第二标记信号具有第一逻辑电平而被禁用；以及
响应于所述第二标记信号具有与所述第一逻辑电平不同的第二逻辑电平，基于所述内部奇偶校验位，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作。
12.根据权利要求8所述的半导体存储器件，其中，所述接口电路还包括连接到所述外部设备的第一路径控制电路和连接到所述多个衬底通路中的一部分衬底通路的第二路径控制电路，
其中，所述第一路径控制电路被配置为在所述半导体存储器件的写入操作中，执行以下操作：
响应于所述模式信号指定所述外部纠错码模式，向所述第二路径控制电路提供所述外部奇偶校验位作为子数据；以及
响应于所述模式信号指定所述数据掩码模式，将所述掩码位提供给所述模式标记生成器，并将所述主数据提供给所述纠错码引擎和所述第二路径控制电路，并且
其中，所述第二路径控制电路被配置为：
响应于所述模式信号指定所述外部纠错码模式，将所述外部奇偶校验位提供给所述第二子奇偶校验区域；
响应于所述模式信号指定所述数据掩码模式，将所述复制的标记信号提供给所述第二子奇偶校验区域；并且
所述接口电路还包括选择电路，所述选择电路被配置为响应于所述选择信号，将所述内部奇偶校验位和默认奇偶校验之一提供给所述第一子奇偶校验区域。
13.根据权利要求8所述的半导体存储器件，其中，所述接口电路还包括连接到所述外部设备的第一路径控制电路和连接到所述多个衬底通路中的一部分衬底通路的第二路径控制电路，
其中，所述第二路径控制电路被配置为在所述半导体存储器件的读取操作中，执行以下操作：
响应于所述模式信号指定所述外部纠错码模式，将所述外部奇偶校验位提供给所述第一路径控制电路；以及
响应于所述模式信号指定所述数据掩码模式，将所述复制的标记信号提供给所述择多表决器，并将所述主数据提供给所述纠错码引擎，并且
其中，所述第一路径控制电路被配置为：
响应于所述模式信号指定所述外部纠错码模式，将所述外部奇偶校验位提供给所述外部设备；以及
响应于所述选择信号，向所述外部设备提供来自所述正常单元区域的所述主数据和来自所述纠错码引擎的所述校正后的主数据中的一者。
14.一种存储系统，包括：
存储控制器，所述存储控制器包括第一纠错码引擎，并且被配置为生成命令、主数据和子数据，所述主数据和所述子数据是响应于第一数据生成的；以及
半导体存储器件，所述半导体存储器件被配置为从所述存储控制器接收所述命令、所述主数据和所述子数据，
其中，所述半导体存储器件包括：
第一存储器裸片，所述第一存储器裸片包括存储单元阵列，所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，其中，所述存储单元阵列包括正常单元区域以及奇偶校验单元区域，所述奇偶校验单元区域包括第一子奇偶校验区域和第二子奇偶校验区域；以及
接口电路，所述接口电路包括第二纠错码引擎，所述接口电路被配置为：
从所述存储控制器接收所述主数据和所述子数据，所述子数据包括外部奇偶校验位或数据掩码信号；
基于所述数据掩码信号的掩码位生成标记信号；
响应于能够由所述命令选择的操作模式和所述标记信号，对所述主数据执行纠错码编码操作，以生成内部奇偶校验位；
将所述主数据存储在所述正常单元区域中；
响应于所述操作模式，将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中；以及
响应于所述操作模式和所述标记信号，对从所述正常单元区域读取的所述主数据执行纠错码解码操作，以生成校正后的主数据。
15.根据权利要求14所述的存储系统，其中，所述接口电路进一步被配置为：
通过将所述标记信号复制奇数次来生成复制的标记信号；
响应于所述操作模式，将所述复制的标记信号而非所述第一标记信号存储在所述第二子奇偶校验区域中；
响应于所述操作模式和所述复制的标记信号，对所述主数据执行所述纠错码编码操作以生成所述内部奇偶校验位；并且
响应于所述操作模式和所述复制的标记信号，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作，以生成所述校正后的主数据。
16.根据权利要求14所述的存储系统，其中，所述存储控制器还包括：
数据掩码生成器，所述数据掩码生成器被配置为响应于来自主机的掩码信号生成所述掩码位，其中，每个所述掩码位指定是否在所述第一数据中写入相应的单位数据；
中央处理单元，所述中央处理单元被配置为控制所述数据掩码生成器和所述第一纠错码引擎，并被配置为响应于来自所述主机的数据和所述掩码信号，生成第一模式信号和所述第一数据；以及
选择电路，所述选择电路被配置为响应于所述第一模式信号，提供所述外部奇偶校验位和包括所述掩码位的所述数据掩码信号中的一者作为所述子数据，
其中，所述第一纠错码引擎包括纠错码编码器，所述纠错码编码器被配置为基于所述第一数据生成所述外部奇偶校验位。
17.根据权利要求14所述的存储系统，其中，所述半导体存储器件还包括：
缓冲器裸片，所述缓冲器裸片包括所述接口电路，并且被配置为与所述存储控制器通信，所述第一存储器裸片被堆叠在所述缓冲器裸片上；
另外的多个第二存储器裸片，所述多个第二存储器裸片堆叠在所述第一存储器裸片上；以及
多个衬底通路，所述多个衬底通路延伸穿过所述第一存储器裸片和所述多个第二存储器裸片以连接到所述缓冲器裸片，
其中，所述多个第二存储器裸片均包括存储单元阵列，并且
其中，所述缓冲器裸片还包括内部命令生成器，所述内部命令生成器被配置为向所述接口电路提供第二模式信号，所述第二模式信号将所述操作模式指定为外部纠错码模式和数据掩码模式之一。
18.根据权利要求14所述的存储系统，其中，所述接口电路被配置为将所述主数据、所述外部奇偶校验位与所述标记信号之一分别存储在所述存储单元区域和所述第二子奇偶校验区域中的连接到同一条字线的同一页面中。
19.一种操作半导体存储器件的方法，其中，所述半导体存储器件包括与外部设备通信的缓冲器裸片、堆叠在所述缓冲器裸片上的一个或更多个存储器裸片、延伸穿过所述一个或更多个存储器裸片以连接到所述缓冲器裸片的多个衬底通路，其中，所述一个或更多个存储器裸片均包括存储单元阵列，并且其中，所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，并且包括正常单元区域和奇偶校验单元区域，所述奇偶校验单元区域包括第一子奇偶校验区域和第二子奇偶校验区域，所述方法包括：
从所述外部设备接收第一命令、主数据和子数据；
确定所述第一命令指定的是外部纠错码模式还是数据掩码模式；
响应于所述第一命令指定所述外部纠错码模式或所述数据掩码模式，将所述主数据存储在所述正常单元区域中；
响应于所述第一命令指定所述外部纠错码模式，将所述子数据中的外部奇偶校验位存储在所述第二子奇偶校验区域中；
响应于所述第一命令指定所述数据掩码模式，将标记信号存储在所述第二子奇偶校验区域中，其中，所述标记信号是基于所述子数据中的数据掩码信号的掩码位生成的；
从所述外部设备接收第二命令；以及
响应于所述第二命令和从所述第二子奇偶校验区读取的所述标记信号的逻辑电平，对从所述正常单元区域读取的所述主数据执行纠错码解码操作。
20.根据权利要求19所述的方法，其中，分别在所述存储单元区域和所述第二子奇偶校验区域中的连接到同一条字线的同一页面中，执行对所述主数据、所述外部奇偶校验位与所述标记信号之一的存储。