专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，更准确地说，虽然不是专门涉及在多位并行测试中使用不同操作模式的半导体存储器件，却涉及为正常操作所用的操作模式的半导体存储器件。
最近，由于半导体存储器件和存储阵列在精密度和增加存储单元密度两个方面都有了很大的进步，为检验这种存储器件的测试处理时间已增大到大量浪费工作电流以及使效率降低的程度。由于低效率要求每个芯片中有更多冗余的存储器阵列，使半导体存储芯片的制造成本增加。为了减小对已知半导体存储器件持续的测试处理时间，通过使用并行测试技术对位组同时寻址。例如，可在1兆字节存储器件中使用一个4位组来执行并行测试;在4兆字节存储器件中使用一个8位组来执行并行测试;在16兆字节存储器件中使用16位或更多位的组执行并行测试。
一般而言，为执行多位并行测试，半导体存储器件必须能够存取多个位。一种途径是通过增加同时选定的存储器单元的列数来改进并行测试性能。存取多个位的一种已知方法是增加耦合在位线和I/O线之间的晶体管个数并在测试时一起激活。在这种情况下，这些晶体管为单列地址译码器、耦合到载有列地址译码器输出信号的列选择线的晶体管的各个栅极所控制。
附图中的
图1原理性地示出用于执行多位并行测试的常规半导体存储器件。如该图所示，位线BL1/BL1-BL4/BL4连接到各自的读出放大器SA1-SA4，每个读出放大器以图1中所示方式和行译码器10共用多个存储器单元M。将位线BL1/BL1到BL4/BL4连接各个对应的多个选通晶体管20中各自的源极上，晶体管的漏极分别连接到各个相应I/O线I/O1/I/O1-I/O4/I/O4，而晶体管的栅极共同连接到列译码器30的输出端。列地址译码器30接收由列地址缓冲器(未示出)产生的列地址信号XCAA和XCAB，并且也接收并行测试信号FTE。列地址译码器30的一个输出连接到选通晶体管20的栅极。
然而，当将大量位线如图1所示连接到一个列译码器30的输出端，并同时选择相应的大量的列时，便会产生下文所说明的问题。
首先，在列冗余操作时，用没有损坏存储器单元的冗余列来取代带有损坏存储器单元的正常列。在这种列冗余操作期间，列地址译码器30使所有连接的位线，即附图中图1所示的位线BL1/BL1-BL4/BL4，在并行位线测试中立即被存取。所以，要立即对较多位线寻址以减少测试时间，需将列地址译码器与较多位线相连接。然而，如果发现列译码器对与任何位线相连接的损坏的存储器单元进行选址，那么连接到由该列译码器所寻址的所有位线上的存储器单元必须用冗余的存储器单元所替换。另外，由于大量的存储器单元为一个译码器所寻址，所以发现由该译码器所寻址的损坏的存储器单元的概率相对大一些。这样，如果要提高并行位线测试速度，就需要违心地增加冗余存储器单元和冗余位线的个数。
其次，如果将多条位线(或列线)连接到单个列译码器30的输出端以便以图1所示常规方式存取位线BL1/BL1-BL4/BL4，则要将所有I/O线IO1/IO1-IO4/IO4同时连接到相应位线上。从I/O线IO1/IO1-IO4/IO4流出的电流对相应位线BL1/BL1-BL4/BL4进行预充电。所需总电流和由列译码器寻址的列数成比例地增加。因此，在并行测试期间，该半导体存储器件耗费掉较大功率。
本发明的最佳实施例旨在提供通过在正常模式期间以不同于测试模式所用的方式来驱动半导体存储器件，而能够减小并行测试期间电流损耗的装置和方法。
本发明的最佳实施例也将目标放在提供通过减少执行并行测试所要求的列数来提高冗余列的效率的装置。
按照本发明的第一方面提供一种半导体存储器件，它包含第一和第二套中的存储器单元的阵列;
第一和第二套中的多条行或列线，它们与各自所述的存储器单元相连接;
用于启动所述第一套线路的第一列译码装置;
用于启动所述第二套线路的第二列译码装置;
其中，在第一模式下，将所述第一和第二套线路安排成一组、响应输入到两个所述列译码装置的信号而同时被启动，而在第二模式下，将所述第一和第二套线路安排成独立地响应输入到各自所述列译码装置的信号而被启动。
半导体存储器件最好还包含第一和第二套的多个选通装置，将每个选通装置安排成响应来自各自的所述列译码装置的信号而连接各自所述线路和相应数据线路之间的信号通道。
最好是，将所述半导体存储器件安排成在所述第一模式下执行并行测试操作。
最好是，所述第二套存储器单元，所述第二套线路及第二列译码装置一起构成至少部分的冗余装置。
在第二方面，本发明提供一种对能够并行测试多个位的、半导体存储器件执行并行测试的方法，所述方法包含以并行测试模式指定多个列，在所述并行测试模式下指定所述列的个数大于在正常模式下指定的列数。
最好是在所述并行测试模式下指定的所述多个列措助于至少两个列译码器来驱动。
在第三方面，本发明提供具有多个列的半导体存储器件，所述半导体存储器件包含至少两个用于指定所述多个列的列译码器。
在第四方面，本发明提供具有多个正常列和多个冗余列的半导体存储器件，用以执行多位并行测试，所述半导体存储器件包含至少一个用于指定所述正常列的正常列译码器;和至少一个用于指定所述冗余列的冗余列译码器;
从而将来自所述正常列的第一位和来自所述冗余列的第二位相结合以便提供全部的位。
至少一个所述正常列译码器可和至少一个所述冗余列译码器同时共同操作。
为更好地理解本发明并说明如何实现本发明，可借助实例，参考附图加以描述。附图中图2是本发明的最佳实施例，以及图3是本发明的另一最佳实施例。
在附图的图2和图3中，相似或等效元件或零件分别用同样标号来指定。
参考附图中的图2，半导体存储器件的一部分包含阵列形式的多个存储器单元M，多条字线WL1-WL4及位线BL，BL;读出放大器SA;行译码器10;输入/输出线路(下文称之为I/O线)I/O、I/O、列译码器30、31，以及多个选通晶体管组40、41。该选通晶体管组40将位线BL1/BL1-BL2/BL2电耦合到I/O线I/O1/I/O1-I/O2/I/O2，而另一选通晶体管组41将位线BL3/BL3-BL4/BL4电耦合到I/O线I/O3/I/O3-I/O4/I/O4。
在正常操作、例如读操作时，可由列地址译码器10指定字线WL1-WL4中的任一线。例如，假定指定第一字线WL1，与第一字线和位线BL1耦合的存储器单元M的数据传送到第一位线BL1/BL1而电荷为I/O线I/O1/I/O1所划分。触发第一读出放大器SA1以将该位线BL1设置为电源电压电平或地电平，并将位线BL1设置为与位线BL1信号相反的地电平或电源电压电平。
位线电荷通过选通晶体管组40或41中的选通晶体管传送到I/O线I/O1/I/O1-I/O4/I/O4，这些晶体管的栅极分别连接到列译码器30、31的输出端，当响应列地址信号XCAA，XCCA、XCAC、XCAD的逻辑状态而使各自的列地址译码器30、31的相应输出变为逻辑HIGH(高)状态时，组40、41中的晶体管导通并允许电荷转移。这样，便能将存储器单元M的数据传送到I/O线I/O1/I/O1-I/O4/I/O4。
在所选列译码器输出变为逻辑高电平之前，I/O线被预充电或均衡。所以，从I/O线到位线的电流量正比于通过选通晶体管40耦合到I/O线的位线的条数。
在以上描述的本发明的最佳实施例和附图的图2中，电荷从位线到I/O线及从I/O线到位线的传输，其在正常操作(例如读操作)期间的处理不同于在并行测试期间的处理。
在并行测试模式操作期间，由于列地址信号XCAA或XCAB中任一个及列地址信号XCAC或XCAD中任一个被并行测试启动信号FTE所禁止，所以两个不同的列译码器30、31被同时启动并指定所有位线BL1/BL1-BL4/BL4。这样，由于通过列译码器30或31一次只有4条位线与I/O线相连接，所以在正常读操作期间可以达到比较低的功率损耗，而由于在并行测试操作期间对8条(或4的更大倍数)字线同进进行寻址，所以可保持该器件高速度的并行测试。
参考示出本发明另一最佳实施例的附图中的图3，一个半导体存储器件带有多个冗余列，一个冗余单元阵列100和一个冗余列译码器50。其它方面，该器件基本上和图2中的半导体存储器件类似。冗余单元阵列100中的选通晶体管组45中每个晶体管的栅级耦合到冗余列译码器50的输出端。图3中冗余单元阵列100上面所示的单元阵列基本上和图2中相应的单元阵列相同。
一般地，使用已知的冗余技术，当检测出含有损坏的存储器单元或损坏的位线的损坏的正常存储器单元的列时，可通过切断正常列译码器以及接通冗余列译码器而用冗余存储器单元列或位线来代替损坏的。以这种方式，可对替换的存储单元进行存取。当存储器单元列如图1所示那样组织时，由于每个存储器的给定区域所要求的冗余列数变得相当大，所以在图3所示的本实施例中安排了和冗余列相对应的独立的冗余列译码器50。换言之，可通过划分列译码器30来减小图3实施例中每个冗余所需存储单元的列数，以使译码器寻址较少的存储单元列数。
所以，可以用和在已知技术中同样的列数来实现较大的冗余度。即，当图3的半导体存储器件片地并行测试模式时，如果检测出损坏的列地址，那么所存取的位可由来自正常列的位与来自冗余列的位的组合来提供。
如上所述，本发明的最佳实施例具有这样的优点，通过使用两个或多个列译码器来指定列，从而减小了由I/O线流出的电流所造成的功率损耗，所述I/O线在正常操作期间被预充电。本发明的最佳实施例具有另一优点，即通过减少耦合到列译码器输出端的列数而实现了半导体存储器件高的冗余度效率。
虽然在其最佳实施例中对上述发明进行了描述，但显然可以有各种变型而无须偏离本发明。例如，尽管将实施例描述成具有4条字线和4条位线的半导体存储器件，但其中所述的原理可用于具有多于4条的字线和位线的存储器件中。
由于在上述装置和过程中可作一定的修改而不偏离本文引用最佳实施例所描述的本发明的范围，所以意味着以上说明和附图中所示出的所有内容都是以说明性而非限制性进行解释的。
读者应注意到所有论文和与本说明书同时或在先提交的文件，这些文件和本说明书的公众审查是公开的，而所有这些论文和文件在本文中结合用作参考。
本说明书公开的所有特性(包括所附权利要求、摘要和附图)、和/或所公开的任何方法或工艺的所有步骤，可以任何组合方式加以组合，除非那些其中至少有一些特性和/或步骤相冲突的组合。
在本说明书中所公开的每个特性(包括任何所附的权利要求、摘要和图纸)除了另有明确规定可以被用作同样、等效或类似目的可选择的特性所取代。这样，除了另有明确规定，每一个公开的特性仅是具有等效或类似特性的同类序列中的一个实例。
本发明并不局限于前面的实施例的细节。本发明可延展到本说明书(包括任何所附权利要求、摘要和图纸)所公开的特性中任一新颖的或新颖的组合上，延展到所公开的任何方法或工艺的步骤的任一新步骤或任何新步骤的组合上。
权利要求
1.一种半导体存储器件，包含有第一和第二套中的存储器单元的阵列，第一和第二套中的多条行或列线，它们与各自所述的存储器单元相连接，用于启动所述第一套线路的第一列译码装置，用于启动所述第二套线路的第二列译码装置，其中，在第一模式下，将所述第一和第二套线路安排成一组、响应输入到两个所述列译码装置的信号而同时被启动，而在第二模式下，将所述第一和第二套线路安排成独立地响应输入到各自所述列译码装置的信号而被启动。
2.根据权利要求1所述的半导体存储器件，其特征在于还包含第一和第二套的多个选通装置，将每个选通装置安排成响应来自各自的所述列译码装置的信号而连接各自所述线路和相应数据线路之间的信号通道。
3.根据权利要求1或2所述的半导体存储器件，其特征在于将所述半导体存储器件安排成在所述第一模式下执行并行测试操作。
4.根据权利要求1、2或3所述的半导体存储器件，其特征在于所述第二套存储器单元，所述第二套线路及第二列译码装置一起构成至少部分的冗余装置。
5.一种基本上参考附图中图2和图3在前文所述的半导体存储器件。
6.一种对半导体存储器件测试和/或操作的方法，该方法基本上如参考附图中图2和图3在前文所作的说明。
7.一种对能够并行测试多个位的、半导体存储器件中执行并行测试的方法，所述方法包含以并行测试模式指定多个列，在所述并行测试模式下指定所述列的个数大于在正常模式下指定的列数。
8.根据权利要求7所述的方法，其特征在于在所述并行测试模式下指定的所述多个列措助于至少两个列译码器来驱动。
9.一种具有多个列的半导体存储器件，所述半导体存储器件包含至少两个用于指定所述多个列的列译码器。
10.一种具有多个正常列和多个冗余列的半导体存储器件，用以执行多位并行测试，所述半导体存储器件包含至少一个用于指定所述正常列的正常列译码器，和至少一个用于指定所述冗余列的冗余列译码器，从而将来自所述正常列的第一位和来自所述冗余列的第二位相结合以便提供全部的位。
11.根据权利要求10所述的半导体存储器件，其特征在于至少一个所述正常列译码器可和至少一个所述冗余列译码器同时共同操作。
全文摘要
一种带有正常列和冗余列的半导体存储器件包括用于指定正常列的正常列译码器和用于指定冗余列的冗余列译码器以使来自正常列的位与来自冗余列的位相组合，从而提供一套无缺陷的全部位组。这可通过使正常列译码器和冗余列译码器一起操作来实现。本申请涉及减少半导体存储器件中功率损耗及所要求的冗余存储器单元数量的问题。
文档编号G11C11/407GK1053143SQ90106779
公开日1991年7月17日 申请日期1990年7月31日 优先权日1989年12月29日
发明者崔動, 徐东一 申请人:三星电子株式会社