专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，更具体的涉及选择与存储单元阵列的位线相连的读出放大器的半导体存储器件。
通过首先对半导体存储器件的结构的描述会对本发明的各个实施例有更清楚的了解。图5为包含与存储单元阵列的位线相连的读出放大器的半导体存储器件的示意图。半导体存储器件用标号500表示，且包括多个排列为阵列的存储单元，示出了用502-0及502-1表示的其中的两个阵列。标号504特别示出两个存储单元。
存储单元504包含在行方向上(图5中的水平方向)排列的栅极。字线可以与同一行内的栅极共同相连。图5中示出阵列502-0的字线“WL”。在此结构中，是根据相关的字线选择行中的单元。存储单元504包括源极和漏极，在此情况下，这些端子可在列方向上排列，并与位线相连。图5中的位线表示为BL1-BL8。因此，可以通过相应的字线和位线选择一个单元。对于某些存储单元类型，存储单元可预先充电(或放电)，并因此指示所存储的逻辑值。另外，半导体存储器件500可以同时从所选的单元读取数据和将数据写入其中。
如图5中所示，位线(BL1-BL8)与用SA1-SA4表示的读出放大器相连。具体地说，位线BL1及BL2与读出放大器SA1相连，位线BL3及BL4与读出放大器SA2相连，另外，位线BL5及BL6与读出放大器SA3相连，位线BL7及BL8与读出放大器SA4相连。
图5中的读出放大器可被认为是排列为“Z”字形。也即，阵列502-0的存储单元交替与读出放大器SA1及SA3相连，其形成读出放大器列506-0，而读出放大器SA2及SA4构成另一读出放大器列506-1。
图8中示出半导体存储器件的更高级的方框图。图8中的半导体存储器件用标号800表示，其包含交替设置在存储单元阵列804-0到804-2间的读出放大器列802-0到802-2。读出放大器列(802-0到802-2)与相应的读出放大器选择电路(用808-0到808-2表示)相连。所示出的读出放大器列(802-0到802-2)还与存储单元阵列(804-1到804-2)的位线BL相连。
读出放大器选择电路(808-0到808-2)在读出放大器列(802-0到802-2)内选择读出放大器。
除了通过位线与读出放大器列(802-0到802-2)相连外，存储单元阵列(804-0到804-2)还通过字线(用WL表示)将与解码器806-0到806-2相连。解码器(806-0到806-2)通过选择字线选择行方向的单元。
图8中通过读出放大器选择电路808-1到808-2示出读出放大器选择电路(808-0到808-2)的一般结构。所示出的读出放大器选择电路804-1包含两个与非门(808-00及808-01)，一个或非门810-0，两个非门(812-00及812-01),p-型晶体管814-0，及n-型晶体管816-0。在同一种形式中，所示出的读出放大器选择电路808-2包含两个与非门(808-10及808-11)，一个或非门810-1，两个非门(812-10及812-11),p-型晶体管814-1，及n-型晶体管816-1。
现在描述读出放大器选择电路808-1的一般操作。读出放大器选择电路808-1接收作为输入的块选择信号。块选择信号A1提供给与非门808-00，其提供作为输出的选择信号BSEL1。相应的，当A1信号是有效时(所有到达与非门808-00的输入是高电平)，BSEL1信号被驱动到低电平。所示出的BSEL1信号提供给读出放大器列802-1及与非门808-01。根据BSEL1信号时间及其他选择信号(未示出)，由解码器806-0选择一字线。所选的字线导致在存储单元阵列804-0中的一存储单元行的选择。
接着读出放大器电路808-1的描述，对应于低BSEL1信号，与非门808-01的输出被驱动到高电平。由非门812-00对高电平值进行转换并作为输入提供给或非门810-0。或非门810-0接收作为另一个输入的读出信号SENS。因此，当SENS信号和非门810-0的输出都为低时，或非门810-0的输出将被驱动到高电平。此值将被非门812-01倒相并提供给晶体管814-0的的栅极。晶体管814-0将导通，结果导致驱动信号SAP-0变为高电平。此时，来自或非门810-0的输出还提供给晶体管816-0的栅极，结果导致驱动信号SAN-0被驱动到低电平。
高电平信号SAP-0及低电平信号SAN-0导致选择读出放大器列802-1内的一读出放大器。例如，如果以图5为参考，可选择与SA2或SA4对应的读出放大器。由于已经预先选择了存储单元阵列804-0中的一字线，一读出放大器的选择导致与所选的读出放大器相关的位线相耦合的一存储单元的选择。
读出放大器选择电路808-2的工作方式与读出放大器选择电路804-1的相同，在读出放大器选择电路808-2中，将块选择信号A2提供给与非门808-10。当信号A2为有效时，与非门808-10(选择信号BSEL2)的输出将为低电平。将低位BSEL2信号提供给读出放大器802-2。根据BSEL2信号时序，及其他选择信号(未示出)，解码器806-1选择一字线，结果导致存储单元阵列804-1中的一存储单元行的选择。响应于低位BSEL2信号，与非门808-11的输出被驱动到高电平，导致对或非门810-1的低位输入。或非门810-1还接收作为输入的读出信号SENS。因此，与读出放大器选择电路808-1的工作原理相同，低位SENS信号及有效A2信号将产生高电平的驱动信号SAP-1及低电平的驱动信号SAN-1。
高位SAP-1信号及低位SAN-1信号导致在读出放大器列802-2中的一读出放大器的选择。例如，如果以图5为参考，将选择对应于SA2或SA4的读出放大器。
需注意的是，由与非门808-10提供的BSEL2信号还提供给读出放大器选择电路808-1，由此影响读出放大器列802-1的操作。其结果，除了在读出放大器列808-2中选择读出放大器外(例如对于图5的结构选择读出放大器SA2及SA4)，有效BSEL2信号也选择读出放大器列802-1中的读出放大器(例如图5中的读出放大器SA1或SA3)。因为已经预先选择了存储单元阵列804-1中的字线，选择读出放大器802-1中的一读出放大器的结果导致一存储单元的选择。在此情况下，有效A2信号及SENS信号将在读出放大器列802-1及802-2中选择读出放大器。
现在参考图9，示意图中示出读出放大器列。其用标号900表示，且其包含与位线BL1及BL2相连的读出放大器902。读出放大器902包含两个p-沟道晶体管904-0及904-1，及两个n-沟道晶体管906-0及906-1。晶体管904-0及906-0间的节点908-0与位线BL1耦合，并形成读出放大器902的一个输出。晶体管904-1及906-1间的接点908-1与位线BL2耦合，并形成读出放大器902的另一个输出。SAP信号提供给晶体管904-0及904-1共用的的驱动节点910-0，而SAN信号提供给晶体管906-0及906-1共用的驱动节点910-1。
图9同样示出与第一组n-沟道预充电晶体管(912-0到912-2)及第二组n-沟道预充电晶体管(912-3到912-5)耦合的选择(及/或预充电)信号BSEL1a。当BSEL1a信号为低电平时，预充电晶体管912-0到912-5被断开，保证选择读出放大器902。
所示出的读出放大器900接收分离信号TG0及TG1。分离信号TG1提供到n-沟道晶体管914-0及914-1,n-沟道晶体管914-0及914-1将位线BL1及BL2的上部(针对图9)与读出放大器902相连。分离信号TG0提供给n-沟道晶体管914-2及914-3,n-沟道晶体管914-2及914-3将位线BL1及BL2的下部(针对图9)与读出放大器902的位线BL1及BL2相连。分离信号TG0及TG1保证所选的存储单元与未-选择的存储单元相分离。例如，如果字线导致存储单元与位线BL1及BL2的上部耦合，信号TG1将为高电平，将存储单元与读出放大器902相连。信号TG0将为低电平，用于隔离与位线BL1及BL2的下部耦合的未被选择的存储单元。
现在参考
图10，其示出在半导体存储器件中选择存储单元的时序图。图10包括多个信号，其中包括选择/预充电信号BSEL，字线信号WL，补偿驱动信号SAP及SAN，位线对响应BL，及单元节点响应CELL NODE。单元接点响应示出了在所选的存储单元上一数据提供节点的可能的响应。
在时间t1,BSEL信号变为低电平，断开预充电电路并保证选择一个读出放大器。在时间t2，字线信号WL变为高电平，代表在存储单元阵列中的一字线选择。字线的选择导致使存储单元将数据设置到位线对BL上。因此，在时间t2,BL波形开始分离，而CELL NODE波形汇合。
在时间t3，随着输入有效读出信号SENS,SAP信号变高而SAN信号变低。其结果，在位线对BL上的数据信号被进一步驱动到高和低电平。高和低BL电平将存储单元充电到一特定逻辑值，正如CELL NODE的波形所示。
在时间t4，WL信号返回到低电平，不再选择字线。此后，大约在时间t5,SAP及SAN信号返回到中间值，而BSEL信号返回到高电平。这将导致位线BL被调整到(及/或预充电到)中间的数值水平。
虽然图9中的读出放大器结构提供用于选择存储单元，使用TG1及TG0信号使所选的存储单元与未被选的存储单元分离，将会在存储器件的操作中引入所不希望的延迟。尤其是，图9中的结构导致数据信号从存储单元阵列到读出放大器的传输中的延迟。为此，可使用不使用TG1及TG0信号的读出放大器列结构。图3示出了此种电路的一个实例。
图3示出不使用TG0及TG1信号的读出放大器列300。读出放大器列300包含具有两个p-沟道晶体管304-0及304-1和两个n-沟道晶体管306-0及306-1的读出放大器302。另外，预充电晶体管308-0及308-2接收选择信号BSEL。在此结构中，BSEL信号必须处于工作状态(在此特定的实例中为低电平)，用于访问上部的存储单元阵列(其可与位线BL1/BL2的上部耦合)及下部的存储单元(其可与位线BL1及BL2的下部耦合)。为此，所产生的BSEL信号不同于图8的预充电信号BSEL1及BSEL2。尤其是，对这样一种读出放大器列，产生BSEL的一种方法是使用非门的输出，如图8中的812-00及812-10所示。在图8中用字母“Z”表示作为BSEL信号的输出。
另外，在读出放大器列(例如图3中的所示)被用在图8中的结构的情况下，读出放大器选择电路将在不同的状态下工作。尤其是，在每个读出放大器选择电路(808-0到808-2)中的接收块选择信号(A1及A2)的与非门(808-00到808-10)将解码所有块解码信号的组合以产生BSEL信号。BSEL信号将由如上所述的用Z表示的输出信号产生。在图7a中示出了一个此中的块解码结构。
图7a为描述块解码方案的表。如果假设用于读出放大器列的块地址用X5到X0表示，X5到X0值的每个不同的组合将导致激发不同的BSEL信号。例如，如果值X5到X0为“111111”，将输出有效信号BSEL0。当X5到X0为“111110”，将输出有效信号BSEL1。当X5到X0为“111101”，将输出有效信号BSEL2。当X5到X0为“111100”，将输出有效信号BSEL3。
在图7b及7c中示出进行图7a中的解码操作的一种方法的示意图。图7c示出将不同的值进行逻辑乘在一起产生原始被解码值的方法。图7包括四个用于实现逻辑乘的电路，每个电路包含具有与非门(702-0到702-3)耦合的输出的与非门(700-0到700-3)。X0及X1值得各种组合被在图7c中逻辑乘在一起。尤其是，X0及X1值相乘产生数值X0TIT。X0及/X1值(/X1为X1的逻辑非)乘在一起产生X0TIN。/X0及X1值相乘产生值X0N1T，及/X0及/X1相乘产生值X0N1N。在同一种方式中，X2,/X2,X3及/X3可在一起相乘，X4,/X4,X5及/X5可在一起相乘。
逻辑相乘的数值对(可被定义为被解码的值)随后可被提供到另外的逻辑以产生选择信号，例如图8的信号Z。在图7b的电路中表示出了此种信号的产生。图7b为可包含在读出放大器选择电路中的电路，例如图8中的808-1。图7b的电路产生BSEL1信号，且包括三个与非门(704-0到704-2)及非门706。与非门704-0接收逻辑相乘的对X0N1T,X2T3T,而X4T5T作为输入，同时与非门704-1接收逻辑相乘的对X0N1T,X2T3T,及X4T5T。与非门704-0及704-1的输出作为与非门704-2的输入。与非门704-2的输出被非门706倒相产生BSEL1信号。与非门704-0及704-1可被定义为相应的与非门808-00，与非门704-2可被定义为与非门808-01，而非门706可被定义为相应的非门812-00。
图3及图7中的结构通过避免使用TG0及TG1信号可提高半导体存储器件的速度，由此可提高数据从存储阵列到读出放大器的传输速度。然而，此种目的的实现是以复杂的解码方案为代价的，例如图7b中所示出的。从而速度上的优势被用于解码所加的电路所抵消了。
因此需要提供一些产生选择信号的方法，例如上述的BSEL信号，而不需要诸如图7b及7c中所示的复杂的逻辑结构。
根据所描述的实施例，半导体存储器件包括多个单元阵列，多个成行的解码器，其通过多条字线选择单元阵列的行中的单元。另外，多个读出放大器列设置在单元阵列间并通过位线在列方向上与单元阵列中的单元相连。读出放大器与它们各自的位线以Z(锯齿)形排列相连。多个读出放大器选择电路接收多个地址值并输出选择读出放大器列中的读出放大器的选择信号。是以对应于两个低位地址值中的格雷码的顺序选择读出放大器。
根据实施例，读出放大器选择电路，读出放大器列，及单元阵列也是按两个低位有效地址值的格雷码的顺序设置。
另外根据实施例，读出放大器选择电路对应于被解码的高位地址值提供选择信号。被解码的高位地址值不包括两个低有效地址值。
根据另一个实施例，通过设置半导体存储器件的结构，从而两个低有效地址值按如下顺序设置，即包括第一结构，第二结构，第三结构及第四结构。由对应于第二结构的读出放大器选择电路接收两个低有效地址值中的一个，而另一个地址值由对应于第三结构的读出放大器选择电路接收。
根据另一个实施例，通过对应于第一结构的读出放大器选择电路接收被解码的低的地址值。
另外，根据另一实施例，解码器根据由相邻的读出放大器选择电路提供的选择信号的逻辑乘选择阵列中的字线。
图1为根据本发明一个实施例的半导体存储器件的方框图；图2为根据本发明一个实施例的半导体存储器件的构件排列的示意图；图3为可用在实施例中的读出放大器结构的示意图；图4a及4b为实施例中的块地址信号与用于选择读出放大器列的选择信号间的关系的表及方案示意图；图5为半导体存储器件结构的示意图；图6a及6b分别示出了一个实施例中的解码器及现有技术的解码器；图7a到7c为现有技术中的块地址信号与用于选择读出放大器列的选择信号间的关系的表及方案示意图；图8为传统的半导体存储器件的方框图；图9为描述传统的读出放大器结构的示意图；图10为描述半导体存储器件中的各个部件工作的时序图；图11为根据另一个实施例的读出放大器和存储单元阵列的排列的方框示意图；图12为根据另一实施例的描述块地址信号与所选的存储单元阵列间的关系的示意表；图13为根据另一实施例的部分解码器的示意图；图14为根据另一实施例的安装在读出放大器选择电路中的与非门的示意图。
下面参考各个附图对本发明的各个实施例进行描述。图1为根据最佳实施例的半导体存储器件的方框图。图2为根据最佳实施例的一种构件设置的方框图。
现在参考图2，用标号200表示部件排列组成的半导体存储器件，且其包括交替设置在存储单元阵列(204-0到204-3)之间的读出放大器列(202-0到202-3)。每个读出放大器列(202-0到202-3)中的读出放大器通过位线与相邻存储单元阵列(204-0到204-3)中的存储单元行相连。在图2的特定结构中，读出放大器以Z形的图案(202-0到202-3)与位线相连。为了对其进行描述，在图2中示出所选的读出放大器SA1,SA2,SA3及SA4。
所示出的读出放大器列(202-0到202-3)与相关的读出放大器选择电路(206-0到206-3)相连。每个读出放大器选择电路(206-0到206-3)选择其相关读出放大器列(202-0到202-3)中的读出放大器。
存储单元阵列(204-0到204-3)中的每一个与相关的解码器(208-0到208-3)相连。每个解码器(208-0到208-3)在其相关的存储单元阵列(204-0到204-3)中在行方向上通过选择字线而选择存储单元。
现在参考图1，用方框图所表示的半导体存储器件具有很多与图2相同的结构。图1包含读出放大器列(102-0到102-2)，存储单元阵列(104-0到104-2)，读出放大器选择电路(106-0到106-2)及解码器(108-0到108-2)。所示出的每个读出放大器选择电路(106-0到106-2)包括与非门(110-0到110-1)，或非门(112-0到112-1)，非门(114-0到114-1)，p-沟道晶体管(116-0及116-1)，及n-沟道晶体管(118-0到118-1)。
现在描述读出放大器选择电路106-1的操作。响应块选择信号B及预解码信号C1，与非门110-0的输出将选择信号BSEL1驱动到低电平。根据BSEL1信号时间，及其他的选择信号(未示出)，由解码器108-1选择一字线，结果使得存储单元阵列104-1中的存储单元行被选择。所选的存储单元可与和读出放大器列102-1中的特定读出放大器相关的位线相连。例如，如果针对图2，读出放大器可对应读出放大器SA1及SA3。另外，可由解码器108-0选择一字线，结果使得存储单元阵列104-0中的存储单元行被选择。所选的存储单元可与和读出放大器列102-1中的特定的读出放大器相关的位线相连。例如，如果针对图2，读出放大器可对应读出放大器SA2及SA4。
BEL1信号随读出信号SENS一起提供给或非门112-0。假设BSEL1信号为低电平，当SENS信号为低电平时，或非门112-0的输出将被驱动到高电平。此值将被非门114-0倒相，并提供到晶体管116-0的栅极。晶体管116-0将被导通，结果导致信号SAP-0被驱动到高电平。与此同时，来自或非门112-0的高电平输出同样被提供给晶体管118-0的栅极，结果导致SAN-0信号被驱动到低电平。
高电平的SAP-0信号及低电平的SAN-0信号导致读出放大器列102-1中的读出放大器被选择。例如，在图2所示的读出放大器结构中，SAP-0及SAN-0信号可导致使读出放大器SA1到SA4被选择。
现在描述读出放大器选择电路106-2的操作。响应块选择信号B及预解码信号C2，与非门110-1的输出将选择信号BSEL2驱动到低电平。根据BSEL2信号时间，及其他的选择信号(未示出)，由解码器108-1选择字线，结果使得存储单元阵列104-1中的存储单元行被选择。所选的存储单元可与和读出放大器列102-2中的特定读出放大器相关的位线相连。例如，如果针对图2，读出放大器可对应读出放大器SA2及SA4。另外，可由解码器108-2选择字线，结果使得存储单元阵列104-2中的存储单元行被选择。所选的存储单元可与和读出放大器列102-2中的特定读出放大器相关的位线相连。例如，如果针对图2，读出放大器可对应读出放大器SA1及SA3。
BEL2信号随读出信号SENS一起提供给或非门112-1。假BSEL2信号为低电平，当SENS信号为低电平时，或非门112-1的输出将被驱动到高电平。此值将被非门114-1倒相，并提供到晶体管116-1的栅极。晶体管116-1将被导通，结果导致信号SAP-1被驱动到高电平。与此同时，来自或非门112-1的高电平输出也被提供给晶体管118-1的栅极，结果导致SAN-1信号被驱动到低电平。
高电平的SAP-1信号及低电平的SAN-1信号导致读出放大器列102-2中的读出放大器被选择。例如，在图2所示的读出放大器结构中，SAP-1及SAN-1信号可导致使读出放大器SA1到SA4被选择。
在此情况下，存储单元阵列104-0到104-1中的存储单元根据从读出放大器选择电路106-1输出的选择信号BSEL1而被选择。另外，存储单元阵列104-1及104-2中的存储单元根据来自读出放大器选择电路106-2输出的选择信号BSEL2而被选择。
从上面所述的操作中可以看出，可从读出放大器选择电路106-0输出BSEL0信号。其结果，根据BSEL0信号时间，及其他的选择信号(未示出)，由解码器108-0选择字线，结果使得存储单元阵列104-0中的存储单元行被选择。所选的存储单元可与和读出放大器列102-0中的特定读出放大器相关的位线相连。例如，如果针对图2，读出放大器可对应读出放大器SA1及SA3。
需明确的是，可从读出放大器选择电路106-3(图1中未示出，设置在解码器108-2下面)。其结果，根据BSEL3信号时间，及其他的选择信号(未示出)，由解码器108-2选择字线，结果使得存储单元阵列104-2中的存储单元行被选择。所选的存储单元可与和读出放大器列102-3(图1中未示出，位于单元阵列104-2的下面)中的特定读出放大器相关的位线相连。例如，如果针对图2，读出放大器可对应读出放大器SA2及SA4。另外，可通过解码器108-3选择一字线(图1中未示出，且位于读出放大器选择电路106-3的下面)，导致选择存储单元阵列104-3中的存储单元行。所选的存储单元可与和读出放大器列102-3中的特定读出放大器相关的位线相连。例如，如果参考图2，读出放大器可对应读出放大器SA1及SA3。
现在参考图3，其示出了可用在图2的读出放大器列202-0到202-3及图1中的102-0到102-2中的结构的示意图。还记得图3中的读出放大器列300与图9中的读出放大器列900的区别在于其不使用TG0及TG1信号。读出放大器列300包括具有两个p-沟道晶体管304-0及304-1及两个n-沟道晶体管306-0及306-1。晶体管304-0与306-0间的公共节点形成第一输出节点310-0，而晶体管304-1及306-1间的公共节点形成第二输出节点310-1。另外，在与晶体管304-0及304-1共用的第一驱动节点312-0处接收SAP信号。在与晶体管306-0及306-1共用的第二驱动节点312-1处接收SAN信号。
现在返回到图1，将详细描述根据块选择信号B及预解码信号C1及C2产生选择信号(BSEL1及BSEL2)的操作。通过解码块地址产生块选择信号B。在解码任何块地址前获得预解码的信号C1及C2。图4a中示出了所获得的整个解码结构。
如图4a中所示，所述的解码方案接收多个块地址值(X5到X0)并提供各种的块选择信号，包括信号BSEL0到BSEL3。具体的是，当块地址值X5到X0为“111111”时，激发BSEL0信号。当块地址值X5到X0为“111110”时，激发BSEL1信号。当块地址值为“111100”时，激发BSEL2信号。当块地址值为“111101”时，激发BSEL3信号。
图4a的解码结构中的两个低位(X1及X0)示出了“格雷码”。也即，对每个顺序的选择值(BSEL0,BSEL1,BSEL2----)仅改变两个低位地址位的一位。在图1中的格雷码解码装置通过预解码信号C1及C2实现。
在此结构中，在块地址值(X5到X0)的基础上选择的读出放大器列用还未被解码的块地址值(预解码信号C1及C2)进行选择。未解码的块地址值提供给输入与非门(例如110-0及110-1)，因此无须在与非门(例如图7中的门704-0及704-1)的前一级设置逻辑门。这样可提供更简单的解码结构。另外，所获得的结构可减少在产生选择信号(例如BSEL0到BSEL3)中的延迟，可更高速的访问存储单元。
现在参考图4b，根据一个实施例，用一个特定的解码电路描述BSEL0,BSEL1及BSEL2信号的产生。图4b包括四个与非门400-0,400-1,400-2，及400-3，它们可被定义为分别对应于在每个读出放大器选择电路106-0,106-1,106-2及106-3(未示出)中的与非门。具体地说，与非门400-1及400-2可被认为对应于与非门110-0及110-1。在图4b中，每个与非门(400-0到400-2)包括三个输入a1,a2，及a3。与非门400-0提供BSEL0信号作为输出，与非门400-1提供BSEL1信号作为输出，与非门400-2提供BSEL2信号作为输出，与非门400-3提供BSEL3信号作为输出。
在图4b的特定结构中，门400-0到400-3的每一个在输入a2接收X2及X3值的逻辑乘，在输入端a3接收X4及X5值的逻辑乘，所示出的门400-0在输入端a1接收X0及X1值的逻辑乘。
另一方面，门400-1的输入a1为从两个未解码的值X0及X1获得的未-解码值X1(作为X1T示出)。另外，门400-2的输入a1为反相X0的未解码值(示出为X0N)。此外，门400-3的输入a1为反相X1的未解码值(示出为X1N)。
在此情况下，半导体存储器件可包括多个块。每个块可包括读出放大器选择电路(例如图1中的106-0到106-2或图2中的206-0到206-3)，读出放大器列(例如图1中的102-0到102-2或图2中的202-0到202-3)，解码器(例如图1中的108-0到108-2及图2中的208-0到208-3)，及按格雷码顺序设置在块中的单元阵列(例如104-0到104-2及图2中的204-0到204-3)。块可由块地址值X5到X2进行选择。然后可根据未解码值根据格雷码顺序选择读出放大器选择电路(106-0到106-2及206-0到206-3)。特别是，对于图1中的块，跟随读出放大器选择电路106-0的读出放大器选择电路106-1到106-3可通过直接应用作为预解码信号C1及C2的未解码X1及X0值进行选择。对于图2所述的块，跟随读出放大器选择电路206-0的读出放大器选择电路206-1到206-3可通过直接应用未解码X1及X0值进行选择。
通过图4b中的逻辑可以看出将X1与X0值结合可激发一对选择信号。例如，对于X1=1及X0=1，可激发BSEL0及BSEL1信号。对于X1=1及X0=0，可激发BSEL1及BSEL2信号。对于X1=0及X0=0，可激发BSEL2及BSEL3信号。
在上述的特定实施例中，用与传统不同的方式选择读出放大器列。结果，相应解码器的逻辑比传统的更复杂。然而，如图10的时序结构所示，可在激发选择(预充电)信号BSEL之后激发字线(WL)。因此，所述实施例的解码器不会显著的影响存储单元存取的速度。
现在参考图6a及6b，其示出解码器的实例。图6a示出可用于图1的解码器108-0或图2的解码器208-0的解码器600。当使用解码器108-0时，解码器600从读出放大器选择电路106-0中的与非门(未示出)接收BSEL0信号及从与非门110-0接收BSEL1信号。解码器600包括或非门602及与非门604。或非门602接收输入信号BSEL0及BSEL1。或非门602的输出提供作为与非门604的一个输入。与非门604的其余输入为地址信号ADD。与非门604的输出被非门606倒相以产生字线信号WL。在此结构中，当存储单元阵列两边的读出放大器列为激活状态时，可在存储单元阵列中选择一字线。
图6b表示可用于图8中的解码器806-0的传统解码器608。传统解码器608包括从相邻的读出放大器选择电路接收选择(预充电)信号BSEL1a的非门610。非门610的输出提供作为与非门612的输入。与非门612的输出被非门614倒相以产生字线信号WL。
所述实施例描述的半导体存储器件包含多个存储单元阵列且解码器在存储单元阵列中选择存储单元。读出放大器列设置在存储单元阵列之间并被位线相连。读出放大器列包括设置为Z形的读出放大器。读出放大器选择电路根据多个地址位在每个读出放大器列中选择读出放大器。具体地说，根据格雷码至少通过两个有效地址位选择读出放大器。格雷码的使用可保证地址值被用来选择读出放大器，而不是首先被解码，取消了用在传统方式种的逻辑门，并提供了更快的半导体存储器件的操作。
另外，在图6a的解码器结构中，解码器根据来自读出放大器选择电路的选择信号的逻辑乘选择字线。此结构的好处在于不需要传统的解码过程中所需的时序信号。
下面参考图11到14描述本发明的另一实施例。
参考图11，存储单元阵列0-15及读出放大器(SA)列0-16交替设置。SA列0-16分别对应信号BSEL0-16的激活状态而被选择。通过图14中的与非门产生信号BSEL0-16。与非门中的每一个都安装在相关的读出放大器选择电路中，如图1中的与非门110-0。每个与非门接收两个信号，例如信号X0T1T及信号X2T3T。这样的信号由图13中的电路产生。
图12示出块地址信号与所选的存储单元阵列间的关系。例如，当每个块地址信号X3-X0为1时(高电平)，选择存储单元阵列0。在此情况下，信号BSEL0及BSEL1都被激发，从而选择两列SA列0及SA列1。
现在回到图13，很明显的是，所有的信号X0T1D-X2D3N都由与非门及非门产生以形成地址信号X0T-X3N。这意味着信号X0T1D-X2T3N的倒相对应于地址信号X0T-X3N的倒相同时进行。因此，根据本发明实施例的器件适用于高速操作。
需明确的是，虽然已对各个特定的实施例进行了描述，本发明在不脱离其范围及实质的情况下可作各种的变化及修改，相应的，本发明仅由所附的权利要求进行限制。
权利要求
1．一种半导体存储器件，其特征在于包含多个单元阵列；多个解码器，其选择单元阵列中的单元；多个读出放大器列，设置在单元阵列间；多个读出放大器选择电路，接收多个地址值，并提供选择相关的读出放大器列中的至少一个读出放大器的选择信号，该读出放大器选择电路至少根据两个低有效地址值提供格雷码顺序的选择信号值。
2．根据权利要求1所述的半导体存储器件，其特征在于读出放大器选择电路及读出放大器列按对应于格雷码顺序的顺序设置在半导体存储器件内。
3．根据权利要求2所述的半导体存储器件，其特征在于存储单元阵列按格雷码的顺序设置。
4．根据权利要求1所述的半导体存储器件，其特征在于所选的解码器与相应的读出放大器选择电路对相邻设置，通过解码器的存储单元选择包括选择至少一个字线，根据与相应的读出放大器选择电路对的选择信号的逻辑乘选择字线。
5．根据权利要求1所述的半导体存储器件，其特征在于地址值除了包括低有效地址值外还包括高有效地址值；及所选的读出放大器选择电路接收至少一个低有效地址值及被解码的高有效地址值。
6．根据权利要求5所述的半导体存储器件，其特征在于可通过两个低有效地址值的变化产生格雷码，该变化包括第一结构，第二结构，第三结构及第四结构；至少一个读出放大器选择电路对应每个变化，对应于第二变化的读出放大器选择电路接收两个低有效地址值中的一个，而另一个低有效地址值由对应于第三变化的读出放大器选择电路接收。
7．根据权利要求5所述的半导体存储器件，其特征在于可通过两个低有效地址值的变化产生格雷码，该变化包括第一结构，第二结构，第三结构及第四结构；及至少一个读出放大器选择电路对应每个变化，对应于第一变化的读出放大器选择电路接收被解码的低有效地址值。
8．根据权利要求1所述的半导体存储器件，其特征在于解码器通过字线选择行方向上的单元阵列中的单元；每个读出放大器列中的读出放大器在行的方向上通过位线与单元阵列中的单元相连，每个读出放大器中的读出放大器具有形成Z形的读出放大器排列结构的交替的位置。
9．根据权利要求8所述的半导体存储器件，其特征在于Z形的读出放大器排列结构包括在相隔位置交替设置的读出放大器以在读出放大器列的一侧形成奇数个读出放大器而在另一侧形成偶数个读出放大器。
10．一种半导体存储器件，其特征在于包含多个块，每个块包括多个读出放大器选择电路；根据被解码的高位地址值选择半导体存储器件内的块；块内的读出放大器选择电路被根据至少两个有效地址值中的顺序变化进行选择，顺序的变化对应格雷码。
11．根据权利要求10所述的半导体存储器件，其特征在于同一块中的每个读出放大器选择电路包括用于逻辑组合被解码的高位地址值的输入逻辑电路。
12．根据权利要求11所述的半导体存储器件，其特征在于至少一个读出放大器选择电路的输入逻辑门逻辑组合低位地址值；至少另一个读出放大器选择电路的输入逻辑门逻辑组合被解码的低位地址值。
13．根据权利要求10所述的半导体存储器件，其特征在于每个读出放大器选择电路当被选择时激发一个选择信号；读出放大器列对应每个读出放大器选择电路，每个读出放大器列包括多个读出放大器。
14．根据权利要求13所述的半导体存储器件，其特征在于包括多个存储单元阵列；读出放大器列包括设置在每个存储单元阵列的第一侧上的读出放大器列及设置在每个存储单元阵列的第二侧上的读出放大器列；及读出放大器列中的读出放大器包括与存储单元阵列的第一侧耦合的偶数个读出放大器及与存储单元阵列的第二侧耦合的奇数个读出放大器，对应于相应的激发选择信号，至少选择一个偶数和奇数读出放大器。
15．根据权利要求10所述的半导体存储器件，其特征在于每个块包括至少四个读出放大器选择电路，根据被解码的高位及低位地址值选择第一读出放大器选择电路；根据被解码的高位地址值及至少一个第一未被解码的低位地址值选择第二读出放大器选择电路；根据被解码的高位地址值及至少一个第二未被解码的低位地址值选择第三读出放大器选择电路；根据被解码的高位地址值选择第四读出放大器选择电路。
16．一种半导体存储器件，其特征在于包含地址信号解码器，用于将高位地址值进行逻辑组合以产生被解码的高位地址值，并逻辑的组合低位地址值以产生被解码的低位地址值；第一读出放大器选择电路，具有将被解码的高位地址值与被解码的低位地址值逻辑组合以产生第一选择信号的输入逻辑；第二读出放大器选择电路，具有将被解码的高位地址值与至少一个第一低位地址值逻辑组合以产生第二选择信号的输入逻辑；第三读出放大器选择电路，具有将被解码的高位地址值与至少一个第二低位地址值逻辑组合以产生第三选择信号的输入逻辑。
17．根据权利要求16所示的半导体存储器件，其特征在于每个读出放大器选择电路包括第一导电型的第一驱动晶体管及第二导电型的第二驱动晶体管，第一及第二驱动晶体管对应其相应的读出放大器选择电路的选择信号被激发。
18．根据权利要求16所示的半导体存储器件，其特征在于还包括多个存储单元阵列，每个存储单元阵列包括多个字线；及多个设置在读出放大器选择电路间的解码器，每个解码器与相关的存储单元阵列相耦合并对应相邻的读出放大器选择电路的选择信号激发其相关的存储单元阵列中的字线。
19．根据权利要求16所示的半导体存储器件，其特征在于还包括第四读出放大器选择电路，其包括将被解码的高位地址值与至少一个第三地址值逻辑组合的输入逻辑，以产生第四选择信号。
20．根据权利要求16所示的半导体存储器件，其特征在于还包括对应每个读出放大器选择电路的读出放大器列，每个读出放大器包括多个读出放大器，至少一个读出放大器对应相应的读出放大器选择电路的选择信号而被选择。
全文摘要
一种半导体存储器件,具有选择读出放大器列的较少逻辑门。读出放大器列(102—0至102—2)根据块地址值被选择。对应两个低位地址值X5至X0中的格雷码选择读出放大器列的顺序。X1可被作为预解码信号C1而被提供到读出放大器选择电路中的与非门110—0。X0可被作为预解码信号C2而被提供到读出放大器选择电路中的与非门110—1。使用预解码值X0及X1而不使用被解码值,可减少选择读出放大器列所需的逻辑。
文档编号G11C11/40GK1224218SQ9910019
公开日1999年7月28日 申请日期1999年1月18日 优先权日1999年1月18日
发明者杉林直彦 申请人:日本电气株式会社