专利名称：能够减少流过衬底的漏电流的半导体存储器件的制作方法
技术领域：
本发明涉及具有形成在衬底中的多个存储单元的半导体存储器件。
以前，各种半导体存储器件已经广泛用在不同目的的许多工程领域中。众所周知，在现有技术中，半导体存储器件一般分类为只读储存(ROM)器件和可读和可写的随机存取储存(RAM)器件。在现有技术中还公知，后者RAM器件又被细分为动态RAM(DRAM)器件和静态RAM(SRAM)。DRAM必须被更新以保持信息，而SRAM只要电压从电源施加给SRAM就可以保持信息。
在上面列举的半导体存储器件中，静态RAM(SRAM)器件形成在半导体衬底上，并具有排列为行和列的存储单元阵列，沿着列的是多个位线(digit lines)，沿着行的是多个字线。
在这种情况下，每个存储单元是通过触发电路(flip-flop circuit)实现的，并且一般具有一对驱动晶体管和与驱动晶体管相连的一对信息存储晶体管，以形成触发电路，和与位和字线相连的一对选择晶体管。
而且，SRAM器件还具有沿着每行布置的公用线和用于给衬底施加衬底电压的衬底线。衬底电压控制电路与公用线和衬底线连接以控制穿过每个存储单元的驱动晶体管流向衬底的漏电流。衬底电压控制电路根据为衬底上的所有存储单元所公有的芯片启动信号而接通或断开。
通过这种结构，可以在没有芯片启动信号时减少漏电流，这是因为衬底电压控制电路保持在断开状态。
但是，当衬底电压产生电路根据芯片启动信号接通时，就不能减少这样的漏电流了。
已经提出了各种各样的衬底电压控制电路，例如，在日本未审查专利公开平4-281299(281299/1992)和平7-142688(142688/1995)中公开的。后注意到，这种衬底电压控制电路不能直接用于SRAM，而是用于EEPROM或非易失存储器件。
或者，在平2-96998(96998/1990)中公开的衬底电压控制电路用于在RAM中发生过量电压情况下防止内部逻辑电路被破坏。它考虑的即不是关于SRAM，也不是关于减少流过每个驱动电流的漏电流。
本发明的目的是提供能够减少流向衬底的漏电流的半导体存储器件。
本发明另一目的是提供所述类型的半导体存储器件，能够在与芯片启动信号无关的情况下控制漏电流。
本发明又一目的是提供所述类型的半导体存储器件，可以作为静态RAM(SRAM)操作。
本发明又一目的是提供所述类型的半导体存储器件，其具有适用于SRAM的电压产生电路。
本发明使用的衬底电势产生电路是用在半导体存储器件中，其中该半导体存储器件形成在衬底中并具有耦合到可选择地带有不同电压的字线的多个存储单元。根据本发明的一个方案，衬底电势产生电路包括连接到字线的电子电路，用于根据通过字线输送的不同电压产生衬底电势；和连接电路，用于给每个存储单元输送衬底电势以控制每个存储单元的每个衬底电势。
在这种情况下，每个存储单元具有由衬底电势电压控制的驱动电路。连接电路公共连接到存储单元的每个驱动电路并可以是公共连线。
根据本发明的另一方案，半导体存储器件形成在衬底中并具有多个字线，和包括耦合到每个字线和公共连线的多个存储单元；和连接到每个字线和公共连线的衬底电势产生电路，用于将根据字线所提供的电压而确定的衬底电势提供给公共连线上，以把衬底电势传送给多个存储单元。
根据本发明又一方案，半导体存储器件包括分别连接到多个字线和多个公共连线的多个存储单元；公共连接到多个字线的逻辑元件，用于选择性地产生选择信号和非选择信号；和提供有选择信号和非选择信号并连接到多个公共连线的衬底电势产生电路，用于将根据选择信号和非选择信号而确定的衬底电势施加到每个公共连线上，以把衬底电势传送给用于多个字线的多个存储单元。
图1是用在所述常规半导体存储器件中的电路图；图2是根据本发明第一实施例的半导体存储器件的电路图；图3是根据本发明第二实施例的半导体存储器件的电路图。
参见图1，为了更好地理解本发明，下面说明关于常规半导体存储器件。所述半导体存储器件形成SRAM，并且这之后称为SRAM。如图1所示，所示SRAM具有排列成行和列的存储单元阵列，图1中只示出了一行存储单元CL1-CLn。
在所示例子中，字线WL沿着行方向排列，并为存储单元CL1-CLn所公用，同时一对位线B和Bn沿着在每个存储单元CL1-CL的列方向排列。这表示位线B对于沿着列方向排列的存储单元是公用的。
如图1所示，每个存储单元的结构和操作与其它存储单元相似，因此，这之后只说明一个存储单元CL1。每个存储单元CL1-CLn是用MOS晶体管构成的，并具有一对信息存储晶体管LT1和LT2，一对驱动晶体管DT1和DT2，和一对选择晶体管WT1和WT2。在所示例子中，每个信息存储晶体管LT1和LT2是用p沟道MOS晶体管实现的，而其它的晶体管，即每个驱动晶体管DT1和DT2和选择晶体管WT1和WT2是用n沟道MOS晶体管实现的。
更具体地说，信息存储晶体管LT1和LT2与驱动晶体管DT1和DT2连接以形成触发电路。为此，信息存储晶体管LT1和LT2具有从电源输送以源电压的源极和分别在连接的第一和第二点ND1和ND2连接到驱动晶体管DT1和DT2的漏极的漏极。而且，信息存储晶体管LT1和LT2的栅极分别通过第一和第二公共连接点连接到驱动晶体管DT1和DT2的栅极。第一公共连接点与连接的第二点ND2连接，同时第二公共连接点与连接的第一点ND1连接。这样，栅极的第一和第二公共连接点与连接的第二和第一点ND2和ND1对角线地或交叉连接，如图1中所示。
而且，应注意到，每个驱动晶体管DT1和DT2具有保持在衬底电势VPWL或连接到衬底电势线(VPWL)的衬底栅极和连接到源公共连线(VSS1)的源极，如图1所示。
衬底电势线(VPWL)和源公共连线(VSS1)与衬底电势控制电路10连接。所示衬底电势控制电路10具有n沟道MOS晶体管NT11和电阻元件R11。n沟道MOS晶体管NT11具有漏极和接地的源极(GND)。n沟道MOS晶体管NT11的漏极一方面与源公共连线(VSS1)连接，另一方面通过电阻元件R11接地。此外，当芯片被选择时，n沟道MOS晶体管NT11的栅极被施加有芯片启动信号CE。
通过这种结构，当芯片启动信号CE没有输送给n沟道MOS晶体管NT11的栅极时，n沟道MOS晶体管NT11保持在截止状态或非导电状态。在这种情况下，n沟道MOS晶体管NT11保持在备用状态。在备用状态中，必然引起漏电流IL从每个驱动晶体管DT1和DT2流过并穿过电阻元件R11流向衬底。结果，漏电流IL引起电势，该电势引起源公共连线(VSS1)和保持在地电势的衬底之间产生电势差。该电势用于偏置衬底并因而使每个驱动晶体管DT1和DT2的阈值电压Vth增加。阈值电压Vth的增加导致漏电流IL的减少。
另一方面，当芯片被芯片启动信号CE选择时，源公共连线(VSS1)接地。这意味着包括在芯片中的所有驱动晶体管DT1和DT2的源极接地并具有与地相同的电势。这样，在芯片选择过程中漏电流IL不能减少。
源公共连线(VSS1)的增加也导致每个驱动晶体管DT1和DT2的源极和漏极之间的电势的减少。这使每个存储单元CL1-CLn的存储特性变坏。
参见图2，根据本发明第一实施例的半导体存储器件，与图1中相同的元件用相同的参考标号表示。与图1中一样，每个存储单元CL1和CL2具有驱动晶体管对DT1和DT2，信息存储晶体管对LT1和LT2，和选择晶体管对WT1和WT2。在所示例子中，每个信息存储晶体管LT1和LT2是用p沟道MOS晶体管实现的并具有公共连接到源极和从电源(VDD)输送以源电压VDD的衬底栅极。
每个驱动晶体管DT1和DT2是用n沟道MOS晶体管实现的并以与图1中相似的方式连接到每个信息存储晶体管LT1和LT2上。注意，每个驱动晶体管DT1和DT2具有接地的源极和公共连接到衬底电势线(VPWL)的衬底栅极。这个结构不同于图1。
另外，每个选择晶体管WT1和WT2具有连接到字线WL的栅极和连接到位线B或B杆的漏极。
在所示例子中，字线WL和衬底电势线(VPWL)都与衬底电势产生电路20连接。假设衬底电势产生电路20提供在每个字线上并且沿着每行单独排列的一个字一次选择一个。换言之，只有一个字线处于高电平的被选择状态，同时其余字线保持在低电平的非选择状态中。
现在，所示衬底电势产生电路20具有第一和第二n沟道MOS晶体管21和22，它们每个的漏极公共连接到衬底电势线(VPWL)上。这里，应该注意，字线WL直接与第一n沟道MOS晶体管21的栅极连接，并通过反相器23与第二n沟道MOS晶体管22的栅极连接。而且，第一n沟道MOS晶体管21具有为源极所共有并接地的衬底栅极，而第二n沟道MOS晶体管22具有公共连接到其源极并输送以负电压(-V)的衬底栅极。此负电压可以是，例如，2.5V等。
通过这种结构，当字线WL处于高电平的被选择状态时，衬底电势线(VPWL)被输送以来自衬底电势产生电路20的地电势(GND)。另一方面，当字线WL处于低电平的非选择状态时，衬底电势线(VPWL)被输送以来自衬底电势产生电路20的负电压(-V)。
具体地说，将高电平输送给所示字线是为了选择字线WL。因而，存储单元，例如CL1和CL2，与选择字线WL连接，处于选择状态，其余存储单元保持在非选择状态。在此情况下，第一n沟道MOS晶体管21导通，同时第二n沟道MOS晶体管22截止。因此，衬底电势线(VPWL)保持在地电势(GND)。另一方面，将低电平输送给处于非选择状态的所示字线WL。在这种情况下，第一n沟道MOS晶体管21保持在截止状态，而第二n沟道MOS晶体管22通过反相器23被导通。因而，衬底电势线(VPWL)被输送以来自外部电源(未示出)的负电压(-V)。
正如从图2中很容易理解的，每个存储单元CL1和CL2的驱动晶体管DT1和DT2通过衬底电势线(VPWL)施加有来自衬底电势产生电路20的衬底电势。因此，当字被选择时，每个驱动晶体管DT1和DT2的衬底电势处于地电势，不然，每个驱动晶体管DT1和DT2的衬底电势处于负电压(-V)。无论如何，各个存储单元的每个驱动晶体管DT1和DT2，即，衬底电势总是保持在不大于地电势的电势。
在这种情况下，第一和第二n沟道MOS晶体管21和22和反相器23结合在一起总称为电子电路，用于根据通过字线WL施加的不同电压产生衬底电势电压。另外，源公共连线(VSS1)可以作为连接电路，用于给每个存储单元输送衬底电势电压以控制每个存储单元的每个衬底电势。
这里，应注意到，漏电流主要产生在驱动晶体管DT1和DT2中，即，n沟道MOS晶体管，并且特别可以根据被施加给驱动晶体管DT1和DT2的源极的源电压的较高的一个变大。但是，驱动晶体管DT1和DT2的源极在所示结构中总是接地，而不取决于被选择或非选择状态。因而，所示结构可以减少由于输送给驱动晶体管DT1和DT2的源极的源电压的不平衡产生的漏电流。
而且，在与选择状态相比持续很长时间的非选择状态过程中，衬底电势保持在负电势。该负衬底电势在非选择状态过程中导致反向偏置效应，并对减少引起流过驱动晶体管DT1和DT2的漏电流非常有效。
另外，即使在选择状态过程中衬底电势也保持在地电势。这可以在没有减少输送给位线B和B的驱动信号的驱动幅度的情况下驱动每个存储单元。
参见图3，根据本发明第二实施例的半导体存储器件，其结构和操作与图2中所示相似。但是，所示半导体存储器件与图1中所示结构的区别在于，OR门25连接在一个衬底电势产生电路20和每个由多个存储单元，例如存储单元CL1和CL2构成的多个字线之间。换言之，衬底电势产生电路20为多个字线所共有。在所示例子中，字线的数量假设等于m。
具体地说，OR门25首先通过用WL1到WLm表示的第m个字线连接，如图3中所示。在每个字不能通过形成在衬底中的阱单独彼此隔离时，此结构是非常有效的。换言之，OR门25可以称为逻辑元件，其公共连接到多个字线并用于选择产生选择信号和非选择信号。所示衬底电势产生电路20输送以来自OR门25的选择信号和非选择信号，并与用于其它存储单元的多个源公共连线连接。结果，衬底电势产生电路20根据选择和非选择信号可操作，以把衬底电势施加给多个字，每个字由多个存储单元构成。
在任何情形下，所示衬底电势产生电路20都连接在每个字线WL1到WLm和源公共连线(VSS1)之间。衬底电势产生电路20用于在非选择状态过程中给字线的每个存储单元输送以负电势，并在选择状态中使每个存储单元接地。因此，可以减少每个字中的每个存储单元的漏电流。
前面已经结合几个实施例说明了本发明，对于本领域技术人员来说很容易以各种方式把本发明用于实践中。例如，本发明也可适用于多端口型的SRAM，例如双端口型，等等。
权利要求
1．一种衬底电势产生电路，用在半导体存储器件中，其中该半导体存储器件形成在衬底中并具有耦合到选择输送以不同电压的字线的多个存储单元，包括连接到字线的电子电路，用于根据通过字线输送的不同电压产生衬底电势；连接电路，用于把衬底电势输送给每个存储单元，以控制每个存储单元的每个衬底电势。
2．根据权利要求1所述的衬底电势产生电路，每个存储单元具有由衬底电势控制的驱动电路，其中连接电路公共连接到存储单元的每个驱动电路上。
3．根据权利要求2所述的衬底电势产生电路，其中电子电路包括与字线连接的反相器；和与字线、反相器和连接电路相连的晶体管电路，用于根据通过字线输送的不同电压把地电势和负电势作为衬底电势选择输送给连接电路。
4．根据权利要求3所述的衬底电势产生电路，其中晶体管电路包括第一晶体管，与地、连接电路和字线连接，用于在第一晶体管根据所选择的通过字线输送的不同电压之一导通时选择产生地电势，作为通过连接电路的衬底电势；和第二晶体管，与反相器和连接电路连接并输送以负电势，用于在第二晶体管根据另一不同电压导通时选择产生负电势，作为通过连接电路的衬底电势。
5．根据权利要求4所述的衬底电势产生电路，其中每个第一和第二晶体管是用n沟道MOS晶体管实现的。
6．一种半导体存储器件，其形成在衬底中并具有多个字线，其包括多个存储单元，耦合到每个字线并耦合到公共连线上；和衬底电势产生电路，连接到每个字线和公共连线上，用于将通过字线所传送的电压而确定的衬底电势施加到公共连线上以把衬底电势传送给多个存储单元。
7．根据权利要求6所述的半导体存储器件，其中每个存储单元是用静态RAM(SRAM)实现的。
8．根据权利要求7所述的半导体存储器件，每个字线可选择地处于选择状态和非选择状态，其中衬底电势产生电路分别在选择状态和非选择状态中产生作为衬底电势的地电势和负电势。
9．根据权利要求8所述的半导体存储器件，其中每个存储单元包括与公共连线连接并接地的一对驱动晶体管；与驱动晶体管连接以形成SRAM中的每个存储单元的一对信息存储晶体管；和与每个存储单元和每个字线连接的一对选择晶体管。
10．根据权利要求9所述的半导体存储器件，其中每个驱动晶体管和选择晶体管是用n沟道MOS晶体管实现的，而每个信息存储晶体管是用p沟道MOS晶体管实现的。
11．根据权利要求10所述的半导体存储器件，其中衬底电势产生电路包括与字线连接的反相器；和与字线、反相器和公共连线连接的晶体管电路，用于分别在选择状态和非选择状态中选择性地产生作为衬底电势的地电势和负电势。
12．根据权利要求11所述的半导体存储器件，其中晶体管电路包括第一晶体管，与地、公共连接电路和字线连接，用于在第一晶体管在选择状态中接通时选择产生地电势，作为通过公共连线的衬底电势；和第二晶体管，与反相器和公共连接电路连接并带有负电势，用于在第二晶体管在非选择状态导通时选择产生负电势，作为通过公共连线的衬底电势。
13．根据权利要求12所述的半导体存储器件，其中每个第一和第二晶体管是用n沟道MOS晶体管实现的。
14．一种半导体存储器件，其形成在衬底中并具有多个字线，包括多个存储单元，分别连接到多个字线和多个公共连线上；逻辑元件，公共连接到多个字线，用于选择性地产生选择信号和非选择信号；和衬底电势产生电路，带有选择信号和非选择信号并连接到多个公共连线上，用于将根据选择信号和非选择信号而确定的衬底电势提供到每一公共连线上，以把衬底电势传送给用于多个字线的多个存储单元。
全文摘要
在由通过字线和公共连线彼此公共连接的一组SRAM单元构成的半导体存储器件中,衬底电势产生电路与字线连接,以通过公共连接线给SRAM单元提供由所选择的或未选择的字线所确定的电势。衬底电势在选择状态中等于地电势或在非选择状态中处于负电势。衬底电势输送给包括在每个SRAM中的每个驱动晶体管,以减少漏电流。
文档编号G11C11/34GK1223441SQ9910012
公开日1999年7月21日 申请日期1999年1月11日 优先权日1999年1月11日
发明者安东泰弘 申请人:日本电气株式会社