比，具有更低的读功耗。
【附图说明】
[0020]图1为传统的存储器IP电路结构；
[0021]图2为本发明的脉宽自适应的可配置存储器IP结构；
[0022]图3为本发明脉冲配置模块功能框图示意图；
[0023]图4为本发明脉冲配置模块所提供η路脉冲关系示意图；
[0024]图5为本发明优化配置电路框图示意图；
[0025]图6为本发明优化配置电路内置的查表脉冲配置表；
[0026]图7为本发明一个伪单元行框图示意图；
[0027]图8为本发明η个伪单元列及带预置功能灵敏放大SA示意图。
【具体实施方式】
[0028]如图1所示，传统的存储器IP电路结构，包括存储阵列110、行译码电路120、列译码&MUX&预充电路130、灵敏放大SA&WR140以及固定脉冲产生150。固定脉冲产生150在IP读/写操作时，生成固定脉冲宽度T的控制脉冲，分别传送给行译码电路120、列译码&MUX&预充电路130、灵敏放大SA&WR140，生成脉冲化IP的读写时序。IP在读操作时，行译码电路120生成唯一的行选通脉冲信号，用于选通存储阵列中的唯一一个存储单元行，所选通的行单元开启并对所连接的位线对进行放电，并产生位线对电压差；列译码&MUX&预充电路130对每一组MUX生成唯一的列选通脉冲信号，用于将选中列的位线对电压差值传送给对应的灵敏放大SA&WR140，并由SA将位线对电压差值放大，产生有效的读数据，并通过读写电路WR输出。IP在写操作时，列译码&MUX&预充电路130对每一组MUX生成唯一的列选通脉冲信号，用于将灵敏放大SA&WR140中读写电路WR传送的写入数据，传递给选中列的位线对，并使选中位线对产生电源电压大的位线对电压差值；行译码电路120生成唯一的行选通脉冲信号，开启存储单元行，并将存在大电压差值的位线存储值写入存储阵列。
[0029]如图2所示，本发明自适应脉冲可调存储器IP电路结构包括存储阵列10、灵敏放大及读写电路SA&WR11、行译码电路12、列译码&MUX&预充电路14、优化配置电路20、脉冲配置模块22、驱动24、一个伪单元行25、η个伪单元列26、带预置功能灵敏放大SA 27等模块。本发明通过多模块的配合，可根据器件使用环境的变化自适应选择优化的脉冲宽度，从而提尚器件性能。
[0030]图3为脉冲配置模块功能框图示意图，脉冲配置模块210包含η个不同脉冲宽度单元(如脉冲宽度nt210，，，脉冲宽度t212)、脉冲宽度选择模块213，器件在上电时，上电读配置信号开启η路脉冲宽度单元，产生η路预校准脉冲信号。正常读配置信号对脉冲宽度选择模块213选择，最终从η个不同脉冲宽度的脉冲单元中选择优化脉冲单元，由其提供IP正常读写操作时优化后的脉冲信号，其中n ^ 2，根据芯片实现面积、优化要求等确定。
[0031]图4所示为脉冲配置模块所提供η路预校准脉冲关系，各路脉冲宽度存在差异，如图预校准脉冲宽度I的脉宽为T(Τ值为存储阵列读取基准脉冲宽度)，其后每路预校准脉冲宽度在上一路的基础上增加」t，预校准脉冲宽度η的脉冲宽度为τ+(η-1) X」t，其中」t值根据η的大小及优化精度确定。
[0032]图5所示为优化配置电路功能框图，优化配置电路20可划分为上电读配置产生单元403、读数据比对单元401和脉冲选择配置单元402，上电读配置产生单元403上电时产生上电读选通信号，通过驱动24开启I个伪单元行25，同时上电触发脉冲与读回数据比对单元401的输入信号共同控制脉冲选择配置单元402，生成上电读配置信号与正常读配置信号，其中上电读配置信号同时开启图3中η路脉冲宽度单元(如脉冲宽度nt 211、脉冲宽度t212等)，正常读配置信号生成是基于读回数据比对单元401对η位读数据分析，所生成的信号用于从η路脉冲宽度单元中选取一路最适合工作环境中器件工作的脉冲，生成正常的读/写脉冲。
[0033]图6为优化配置电路内置的查表脉冲配置表，通过对读回的η位数据的对比，其中I表示控制本路伪位线列路径的预校准脉冲脉宽适合工作环境中存储ΙΡ，可正确读取存储阵列中任意单元值，O表示控制本路伪位线列路径的预校准脉冲脉宽不适合工作环境中存储ΙΡ，不能可靠的读取存储阵列中存储单元值。由图6所示，通过确定读回η位数据中最低位I的位置(最低位为第I位，最高位为第η位)，即可确定正常读写所需的脉冲宽度，也就是图3中所对应的配置脉冲宽度模块序号。所述查表脉冲配置表为nXn的二维数据表，包括η种η位读数据的有效组合，行表示η位读数据与其对应的η路预校准脉冲信号的序号，列表示η种η位读数据某一位的值，η位读数据预置为0/1序列，其中内置数据中I代表本路预校准脉冲信号第i位的的脉宽适合当前工作环境中存储IP，可完成IP的正确读写操作，O为本路预校准脉冲信号第i位的的脉宽不适合当前工作环境中存储IP，不能完成IP的正确读写操作，η位读数据与脉冲配置表中η种有效组合进行比较，若与第i种η位数据组合完全相同，读回数据对比单元401将第i路预校准脉冲信号对应的序号传送给脉冲配置单元 402，i = l，2，3，，，n。
[0034]图7为一个伪单元行框图，一个伪单元行51由两部分单元组构成:n个预置单元510和m个单元，η个预置单元510分别与η个伪单元列相接，其内部存储值被预置为1，这样保证正确读取时的读回数据应为1，由图6编码所知，根据读回数据0/1的编码，产生正常读配置信号个单元，单元与存储阵列单元一样，位线不与存储阵列中位线对相连，仅用于模拟存储阵列字线负载。版图位置上，预置单元比存储阵列中任意单元的读取时序路径要差。
[0035]图8为η个伪单元列及带预置功能灵敏放大SA结构示意图，在结构60中，包括了η个伪单元列(每列由单元520相连而成，单元高度与存储阵列中列高一致)、η个灵敏放大器SA 620以及预置电路630构成，每一列与图7中伪单元行51中的一个预置单元510相连，伪单元列用于模拟存储阵列中位线对的负载；灵敏放大器SA 620用于将所连接的列伪单元列位线对电压差放大输出，形成η位读数据，每一个SA由一个预校准脉冲宽度信号控制数据读取；预置电路630用于上电时SA输出数据的置位，器件上电时，将SA输出的η位读数据置为0，这样可以区分伪单元列上数据是否被正确读取，即图7中预置单元510中存储的数值I是否被放大读出，如果预校准脉冲宽度小于读取所需脉冲宽度，则SA输出数据维持0，反之为1，根据η位读数据中0/1数值排布，可确定适合本工作环境下存储器IP的最优化的工作脉宽。
[0036]行译码电路12接收脉冲宽度选择单元213发送的正常工作脉冲脉宽后，产生仅一路有效的行选通信号，即字线开启信号，使存储阵列10中仅有一行存储单元被选中，选中的行存储单元门控管开启，在读操作过程，存储单元所存储的互补逻辑会对所连接的位线对进行放电，使位线对产生灵敏放大及读写电路SA&WR11中SA可识别的电压差；列译码&MUX&预充电路14接收脉冲宽度选择单元213发送的正常工作脉冲脉宽后，根据MUX结构产生多路有效的列选通信号，使存储阵列中选中的列位线对电压差能传递给灵敏放大器SA;灵敏放大及读写电路SA&WR