11接收脉冲宽度选择单元213发送的正常工作脉冲脉宽后，产生SA的开启脉冲，在有效的SA工作时间内，将传递过来的位线对电压差进行放大处理，并通过读写电路WR将放大后的有效数据进行输出。
[0037]I个伪单元行25，包括η个预置单元510、m个存储单元520 ；n个预置单元510与η个伪单元列26相连接，而m个存储单元520不与存储阵列10相连。η个预置单元510接收上电读配置产生单元403发送的上电读选通信号后开启，每个预置单元为内部存储值预置为I存储单元，预置单元对所连接的列位线对进行放电，生成η个存在电压差的位线对信号，并送至η个位单元列26，每一个位线对与26中的一个伪单元列相连。
[0038]η个伪单元列26包含η列伪单元，每个伪单元列均与存储阵列10中的每列存储单元520个数相同，且电路及物理结构一致，第i个伪单元列与第i个预置单元510的位线对相连，并将位线对电压差分别传送至灵敏放大SA模块27中第i个灵敏放大器SA620。
[0039]本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
【主权项】
1.一种脉宽自适应的可配置存储器IP结构，其特征在于包括存储阵列(10)、灵敏放大及读写电路SA&WR(11)、行译码电路(12)、列译码&MUX&预充电路(14)、优化配置电路(20)、脉冲配置模块(22)、I个伪单元行(25)、η个伪单元列(26)、灵敏放大SA模块(27)，其中 优化配置电路(20)，包括上电读配置产生单元(403)、读回数据比对单元(401)和脉冲选择配置单元(402);上电读配置产生单元(403)在上电时产生上电读选通信号送至I个伪单元行(25)中的η个预置单元(510)，产生上电触发脉冲信号送至脉冲选择配置单元(402);读回数据比对单元(401)接收灵敏放大SA模块(27)发送的η位读数据，并与内置的查表脉冲配置表进行比对，确定正常读写所需的最优脉冲宽度，并将最优脉冲宽度对应的预校准脉冲信号的序号送至脉冲选择配置单元(402);所述查表脉冲配置表为ηΧη的二维数据表，包括η种η位读数据的有效组合，行表示η位读数据与其对应的η路预校准脉冲信号的序号，列表示η种η位读数据某一位的值，η位读数据预置为0/1序列，其中内置数据中I代表本路预校准脉冲信号第i位的脉宽适合当前工作环境中存储IP，可完成IP的正确读写操作，O为本路预校准脉冲信号的第i位的脉宽不适合当前工作环境中存储IP，不能完成IP的正确读写操作，i = l，2，3，，，n ; 脉冲选择配置单元(402)在接收到上电读配置产生单元(403)发送的上电触发脉冲信号后，受脉冲沿触发生成上电读配置信号，并将上电读配置信号送至脉冲配置模块(22)中的η个不同脉冲宽度单元；接收读回数据比对单元(401)发送的最优脉冲宽度对应的预校准脉冲信号的序号后作为正常读配置信号，并送至脉冲配置模块(22)中的脉冲宽度选择单元(213)； 脉冲配置模块(22)，包括η个不同脉冲宽度单元、脉冲宽度选择单元(213) ;η个不同脉冲宽度单元，接收脉冲选择配置单元(402)发送的上电读配置信号后产生η路预校准脉冲信号送至灵敏放大SA模块(27)与脉冲宽度选择单元(213);所述η路预校准脉冲信号的脉冲宽度分别为T、T+」t-T+(n-l) X」t ;脉冲宽度选择单元(213)，接收η个不同脉冲宽度单元发送的η路预校准脉冲信号，然后接收脉冲选择配置单元(402)发送的正常读配置信号从η路预校准脉冲信号中选择脉宽最优的脉冲信号作为正常工作脉冲脉宽，并送至行译码电路(12)、列译码&MUX&预充电路(14)及灵敏放大及读写电路SA&WR(11)； 行译码电路(12)，接收脉冲宽度选择单元(213)发送的正常工作脉冲脉宽后，产生一路行选通信号并送至存储阵列(10); 存储阵列(10)，包括η行、m列个存储单元，接收行译码电路(12)发送的一路行选通信号后选通该行存储单元，当读操作时，该行存储单元对所连接的位线对进行放电，使位线对产生灵敏放大及读写电路SA&WR(11)可识别的电压差；接收列译码&MUX&预充电路(14)发送的多路列选通信号，使对应列位线对电压传递给灵敏放大及读写电路SA&WR(11); 列译码&MUX&预充电路(14)，接收脉冲宽度选择单元(213)发送的正常工作脉冲脉宽后，根据MUX结构产生多路列选通信号并送至控制存储阵列(10); 灵敏放大及读写电路SA&WR(11)，接收脉冲宽度选择单元(213)发送的正常工作脉冲脉宽后，产生灵敏放大器SA的开启脉冲，接收存储阵列(10)发送的位线对电压差并进行放大得到输出数据，将输出数据输出；接收输入数据，并接收存储阵列(10)发送的位线对电压，将数据写入存储阵列(10); I个伪单元行(25)，包括η个预置单元(510)、m个存储单元(520) ;n个预置单元(510)中接收上电读配置产生单元(403)发送的上电读选通信号后开启单元，并通过单元内置的存储值对相连位线对进行放电，从而生成η个位线对电压差，并分别送至η个伪单元列(26)，其中，η个预置单元(510)中第i个预置单元与η个伪单元列(26)中第i个伪单元列相连，i = 1，2，3，，，η ;所述预置单元为内部存储值预置为I的存储单元； η个伪单元列(26)，每个伪单元列均包括η个存储单元(520)，第i个伪单元列接收第i个预置单元(510)发送的位线对电压差后送至灵敏放大SA模块(27)中第i个灵敏放大器 SA (620)； 灵敏放大SA模块(27)，包括η个灵敏放大器SA (620)，第i个灵敏放大器SA (620)，接收η个不同脉冲宽度单元中第i个不同脉冲宽度单元发送的第i路预校准脉冲信号并在第i路预校准脉冲信号期间选通，接收η个伪单元列(26)中第i个伪单元列发送的位线对电压差并对位线对电压差进行放大，如果放大后的第i个伪单元列发送的位线对电压差小于灵敏放大SA模块(27)中内置的正常可读取数据脉宽阈值，则第i位读数据为0，反之则为1，得到η位读数据后送至优化配置电路(20)中的读回数据比对单元(401)。
【专利摘要】一种脉宽自适应的可配置存储器IP结构，包括存储阵列(10)、灵敏放大及读写电路SA&WR(11)、行译码电路(12)、列译码&MUX&预充电路(14)、优化配置电路(20)、脉冲配置模块(22)、驱动(24)、1个伪单元行(25)、n个伪单元列(26)、带预置功能灵敏放大SA(27)。本发明脉宽自适应的可配置存储器IP结构在上电时，通过存储器IP结构内置的优化配置电路(20)产生一次不同脉冲宽度的内部读操作，并对读回数据查表分析，最终确定适合器件工作环境的存储器IP结构的优化后脉冲宽度，本发明以一定的芯片面积代价优化了存储器读取时序，进而优化了存储器IP结构的读取速度及动态功耗。
【IPC分类】G11C7-22
【公开号】CN104637522
【申请号】CN201410827912
【发明人】谭建平, 赵元富, 陆时进, 李建成, 李阳, 李鹏, 李晓磊, 刘琳, 张晓晨
【申请人】北京时代民芯科技有限公司, 北京微电子技术研究所
【公开日】2015年5月20日
【申请日】2014年12月26日