非挥发性存储器中的位线电压调整器的制造方法
【技术领域】
[0001]本发明大体涉及非挥发性存储器，且更特别的是，涉及通过在写入操作期间调整施加至目标存储器单元的位线(bitline)及该目标存储器单元或毗邻存储器单元的邻近位线的电压，使非挥发性存储器的写入干扰效应最小化。
【背景技术】
[0002]半导体制程、数位系统架构及无线基础设施的进展主要导致产生大量的电子产品，特别是消费者产品，以致对于非挥发性存储器的效能及密度的需求日益增加。和半导体工业的许多方面一样，人们持续企图及努力实现更高的装置装填密度以及增加单一晶粒、晶圆或半导体装置上的存储器单元数。同时，也想要增加装置速度及效能。
[0003]常见非挥发性存储器装置包括由各自能够储存一或更多资料位元的许多个别存储器单元构成的虚拟接地存储器阵列。典型的非挥发性存储器架构包括由个别电荷储存晶体管单元构成的存储器阵列，它们通常为浮栅型晶体管或电荷捕捉层晶体管。在常见的阵列架构中，存储器单元通常排列成由横列及直行组成的网格。传统上，每个晶体管存储器单元包含栅极、源极及漏极节点。在一些非挥发性存储器中，横列中的每个存储器单元共享连接至各单元的栅极的共用字线。该阵列也包含通常与该字线垂直地装设的许多位线。每条位线在阵列中连接至直行的各存储器单元的源极/漏极节点，其中，邻近单元共享位线。
[0004]在许多非挥发性存储器装置中，存储器阵列经组织成为可个别定址的单位、群组或分区供读取、写入及抹除操作通过地址解码电路来存取。该非挥发性存储器装置常常包含适当的解码及群组选择电路，以及驱动器电路用以提供适当的电压至正被操作的单元的字线(wordline)及位线，这为本技艺所习知。
[0005]有些非挥发性存储器(例如闪存(flash memory)) 一般是用热电子注入来编程以及用傅勒-诺德翰穿隧(Fowler-Nordheim tunneling)来抹除。通常通过施加适当的电压至标定存储器单元的栅极、源极及漏极节点来执行这些机制。在抹除或写入操作期间，施加适当的电压至晶体管节点以造成标定晶体管单元的浮栅或电荷捕捉层存入或去除电荷。在读取操作期间，施加适当的电压至晶体管节点以造成电流流入标定单元，其中，储存于单元的资料的数值用电流的量表示。该存储器装置包含适当的电路以感测所得单元电流以便确定储存于其中的资料，然后提供给装置的资料汇流排端子供使用该存储器装置的系统中的其他装置存取。
[0006]根据在标定存储器单元在存储器阵列的横列及直行中的位置来识别它的定位。周边电路接收定址资讯，而解码电路则用来选择与目标单元关连的适当字线及位线。
[0007]为了初始化目标单元的写入操作，施加编程电压(programming voltage)至親合至标定晶体管存储器单元的栅极的适当字线。通常只有对应至选定目标单元的漏极节点的位线接收漏极偏压编程电压，同时对应至目标单元的源极节点的其他位线接收在接地电位或其附近的源极偏压。在该写入操作期间，习知电路使邻近未标定单元的所有其他位线与电压源电气去耦合使得可以说该等位线是“浮动的”。由于邻近位线是浮动的，在同一横列的邻近存储器单元理论上不传导电流以及不被目标单元的写入操作影响。不过，由于连接至与目标单元相同的字线，在同一横列的邻近单元都处于因施加至其栅极的电压而引起的阻性状态(resistive state)。此外，由于金属位线之间的电容親合，在紙邻单元的漏极、源极节点之间可能出现反向电位差而导致未标定毗邻单元有非所欲写入干扰。写入干扰为施加高电压至位线以改变目标存储器单元的状态的不幸副产品。
[0008]在有些存储器阵列中，目标位线与邻近浮动位线之间的电容耦合以及位线至位线的泄露电流有效地“上拉”邻近“浮动”位线在写入操作期间经验的电压以紧紧跟随施加至目标单元位线的漏极偏压。因此，未标定单元的源极、漏极节点之间的任何电位差是微小数值因而通过未标定单元的最小电流，通常不会在未标定单元造成严重的写入干扰条件。另夕卜，有些非挥发性存储器装置控制目标位线的斜坡率以便更有效地“上拉”浮动位线的电压藉此减少目标单元位线、邻近浮动位线之间的电位差。不过，这个技术在已为市场所需求的高密度存储器阵列不太有效。
[0009]有些非挥发性存储器装置通过减少各个晶体管存储器单元的物理尺寸以及增加更多横列的单元至阵列来实现较高密度的虚拟接地存储器阵列。因此，耦合至存储器单元的源极/漏极节点的位线是以实际上更靠近地安置以及各条位线有因负载及长度增加而增加的电阻值。因此，较高密度阵列的位线有增加的电阻/电容时间常数(RC timeconstant)而诱发浮动邻近位线的充电延迟。由于此延迟，浮动位线电压会更慢地充电，并且在写入操作期间不紧紧跟随目标位线电压。因此，邻近存储器单元的源极及漏极节点之间经验到增加的电位差可能造成未标定邻近单元的写入条件而导致严重及非所欲写入干扰效应。此外，有较小物理尺寸的晶体管更敏感，因此即使先前毗邻单元有容忍写入条件可能随着时间对充电产生严重的扰乱从而毗邻单元的资料。因此，随着非挥发性存储器装置实作成有较高的密度以及更小的晶粒大小结构，写入干扰问题变成更加严重以及更加难以处理。
[0010]亟须一种设备及方法用以致能高密度存储器阵列以合意效能速度进行写入操作，同时保留邻近单元的现有状态。
【附图说明】
[0011]以下参考附图描述本发明的具体实施例。附图中，相同或功能类似的元件用相同的元件符号表示。另外，元件符号最左侧的数字是表示该元件符号首次出现的图式。
[0012]图1的横截面图示用于非挥发性存储器阵列(例如，闪存)的η型通道浮栅场效晶体管。
[0013]图2的横截面图示用于非挥发性存储器阵列(例如，闪存)的η型通道电荷捕捉层场效晶体管。
[0014]图3的示意图部分图示示范非挥发性虚拟接地存储器阵列的晶体管存储器单元横列。
[0015]图4图示根据本发明的示范具体实施例的一般系统结构的示意方块图。
[0016]图5Α、图5Β及图5C各自图示写入脉冲、漏极偏压信号及源极偏压信号的示范电压波形。
[0017]图6的示意图根据本发明的示范具体实施例图示用于控制目标位线电压及邻近位线电压的位线驱动器电路。
[0018]图7的时序图图示有关位线的各种数位控制信号及对应电压波形。
[0019]图8的示意方块图根据本发明的示范具体实施例图示用于控制目标位线电压及邻近位线电压的替代位线驱动器电路。
[0020]图9的示意图根据本发明的示范具体实施例部分图示在同时写入操作期间的晶体管存储器单元横列。
[0021]图10的示意图根据本发明的示范具体实施例图示用于控制标定存储器单元的源极偏压的位线驱动器电路。
[0022]图11的时序图图示有关位线的各种数位控制信号及对应电压波形。
[0023]图12及图13的流程图图示根据本发明的方法。
[0024]应注意，图示于附图的各种半导体结构的横截面图不一定按照比例绘制，反而，如同本技艺的习惯，是绘制成可促进读者了解它们所图示的结构、制程步骤及操作。
【具体实施方式】
[0025]以下详细说明参考附图以图解说明与本发明一致的示范具体实施例。详细说明中提及“一示范具体实施例”、“示范具体实施例”、等等是表示所描述的示范具体实施例可包含特定特征、结构或特性，但是每个示范具体实施例不一定包含该特定特征、结构或特性。此外，此类短语不一定参考同一个示范具体实施例。此外，当描述与示范具体实施例有关的特定特征、结构或特性时，在熟谙此艺者的知识内，可影响与其他示范具体实施例有关的特征、结构或特性，无论是否有明确的描述。
[0026]提供描述于本文的示范具体实施例供图解说明用，而且没有限定性。其他的示范具体实施例有可能，而且在本发明的精神及范畴内可做出该等示范具体实施例的修改。因此，本【【具体实施方式】】的意思不是要限制本发明。反而，本发明的范畴只用权利要求书及其均等物定义。
[0027]本【【具体实施方式】】会充分显露本发明的一般性质，使得通过应用熟谙此艺者的知识可轻易地修改该等示范具体实施例及/或适合于各种应用，无需过多的实验，而不脱离本发明的精神及范畴。因此，希望基于本文的教学及指导的此类改造及修改是在该等示范具体实施例的意思及众多均等物内。应了解，本文的用语或技术是用来描述而不是限制，因此本专利说明书的技术或用语应由熟谙此艺者按照本文的教学来解释。
[0028]技术
[0029]术语晶片、晶粒、集成电路、半导体装置及微电子装置在电子学领域常常可互换。本发明可应用于以上所有，因为该领域广泛了解这些术语。
[0030]关于晶片，常见经由物理导电连接，可耦合功率、接地及各种信号于晶片与其他电路元件之间。这种连接点可称为输入、输出、输入/输出(1/0)、端子、接线、针、垫、埠、介面或类似变体及组合。虽然常用电导体来做出晶片之间的连接，然而熟谙此艺者会明白，晶片与其他电路元件可换成用光学、机械、磁性、静电及电磁介面来耦合。
[0031]多晶娃为由随机定向微晶或畴(domain)构成有无孔形式的娃。多晶娃常用化学气相沉积由硅源气体或其他方法形成以及结构含有大角度的晶界、双晶界或两者。多晶硅在本领域常被称作多晶硅，有时简称为poly。
[0032]如本文所使用的，FET是指金属氧化物半导体场效晶体管(MOSFET)。η型通道FET在此被称为NFET。P型通道FET在此被称为PFET。
[0033]浮栅晶体管是指将堆迭配置于通道区上方的FET，在此该堆迭有配置于FET的通道区上方的第一电介质层，配置于第一电介质层上方的第一导电材料，配置于该导电材料上方的第二电介质层，以及配置于该第二电介质层上方的第二导电材料。该第一电介质层在此被称为浮栅电介质层。在历史上，以及比较不准确而言，该第一电介质层被称为通道氧化物。该第一导电材料被称为浮栅。该第二电介质层在此被称为控制栅极电介质层。在历史上，该第二电介质层被称为多晶娃层间氧化物(interpoly oxide)，但是此术语会使人误认高k介电材料的浮栅晶体管为第二电介质层以及由金属、金属合金、或金属或金属合金堆迭(HKMG)制成的控制栅极。该第二导电材料被称为控制栅极。在此配置中，浮栅与任何其他电节点绝缘。
[0034]源极/漏极(S/