存储器装置的制造方法
【技术领域】
[0001]本发明涉及一种数据储存技术，且特别涉及一种存储器装置。
【背景技术】
[0002]存储器模块例如双倍数据速率(double data rate ；DDR)同步动态随机存取存储器(synchronous dynamic random access memory ；SDRAM)相较单倍数据速率同步动态随机存取存储器，可提供约两倍的数据传输频宽。双倍数据速率同步动态随机存取存储器借由在时钟信号的正缘及负缘均传送数据，可在不需增加时钟频率的情形下达到这样的频宽。因此，双倍数据速率同步动态随机存取存储器经常被使用在集成电路的设计中。
[0003]在典型的存储器装置中，数据传输需利用数据信号DQ以及数据闪控信号DQS。然而，传送数据信号以及数据闪控信号的路径可能存在不同的延迟效应。当数据信号以及数据闪控信号的抵达时间有时间差时，数据闩锁电路将难以在正确的时间对数据进行闩锁。
[0004]因此，如何设计一个新的存储器装置，以解决上述的问题，成为业界亟待解决的问题。
【发明内容】
[0005]本发明的目的在于提供一种存储器装置，其克服了现有技术的上述缺陷。
[0006]因此，本发明的一个方面是在提供一种存储器装置，包含:学习电路(trainingcircuit)、数据闪控(data strobe)传送路径、多个数据传送路径、多个数据闩锁电路以及相位监测电路。数据闪控传送路径包含:第一输入路径以及分支电路(tree circuit) 0第一输入路径包含第一输入端，连接于学习电路以及外部数据闪控信号源。分支电路连接第一输入路径的第一输出端。数据传送路径各包含:第二输入路径以及可调延迟电路。第二输入路径包含第二输入端，连接于外部数据信号源，且数据传送路径至少其中之一的第二输入路径的第二输出端更连接至学习电路。可调延迟电路连接于第二输入路径的第二输出端。数据闩锁电路各连接至数据传送路径其中之一的可调延迟电路以及分支电路的多个输出端。相位监测电路连接至数据传送路径其中之一的可调延迟电路以及分支电路的多个输出端。其中当存储器装置位于学习模式，至少一个数据传送路径系进行学习程序，学习电路致能以产生学习时钟信号传送至第一输入路径以及第二输入路径，并更进一步传送至分支电路以及可调延迟电路，以分别产生第一时钟信号以及第二时钟信号，其中相位监测电路监测第一时钟信号以及第二时钟信号间的相位差，并据以对可调延迟电路的延迟时间进行调整，直到第一时钟信号以及第二时钟信号同相。其中当存储器装置位于工作模式，学习电路抑能，以使第一输入路径接收外部数据闪控信号，以产生数据闪控信号传送至分支电路，并使第二输入路径接收外部数据信号，以产生数据信号传送至可调延迟电路，其中各数据闩锁电路从分支电路接收分支数据闪控信号，以对由数据传送路径其中之一的可调延迟电路接收到的延迟数据信号进行闩锁。
[0007]根据本发明一个实施例,其中该学习电路包含:时钟除频器(clock divider)以及时钟分支电路。时钟除频器接收来源时钟信号，以产生除频时钟信号。时钟分支电路接收除频时钟信号，以产生学习时钟信号。
[0008]根据本发明另一个实施例，其中来源时钟信号为系统时钟信号。
[0009]根据本发明又一个实施例，其中第一输入路径与分支电路的总延迟时间、相位监测电路的延迟时间以及延迟调整时间的总和，小于学习时钟信号的时间周期。
[0010]根据本发明再一个实施例，其中当存储器装置位于学习模式中，相位监测电路在监测到第一时钟信号以及第二时钟信号同相时抑能学习电路，并在监测到第一时钟信号以及第二时钟信号间的相位差存在时，持续致能学习电路。
[0011]根据本发明还具有的一个实施例，其中相位监测电路在相位监测电路监测到第一时钟信号以及第二时钟信号同相后被抑能。
[0012]根据本发明还具有的一个实施例，其中数据传送路径中，仅有在位置上距离数据闪控传送路径的最近者进行学习程序，且使第一时钟信号以及第二时钟信号同相的延迟时间的数值，由最近者的可调延迟时间信号传送至其他数据传送路径中的可调延迟电路。
[0013]根据本发明的一个实施例，其中各数据传送路径均进行学习程序。
[0014]根据本发明的另一个实施例，其中各第一输入路径以及第二输入路径包含接收器或放大器。
[0015]根据本发明的又一个实施例，其中该分支电路包含缓冲器、反相器、延迟元件或其组合。
[0016]根据本发明的再一个实施例，其中可调延迟电路包含串反相器、相位混频器(phase mixer)或其组合。
[0017]根据本发明的还具有的一个实施例，存储器装置还包含多个传送闸(pass gate),连接于学习电路与第一输入端之间、学习电路与第二输入端之间、外部数据闪控信号源与第一输入端之间以及外部数据信号源以及第二输入端之间。
[0018]因此，本发明的另一个方面是在提供一种存储器装置，包含:学习电路、数据闪控传送路径、多个数据传送路径、多个数据R锁电路以及多个相位监测电路。数据闪控传送路径包含第一输入路径，包含第一输入端，连接于学习电路以及外部数据闪控信号源。数据传送路径各包含:第二输入路径以及可调延迟电路。第二输入路径包含第二输入端，连接于学习电路以及外部数据信号源。可调延迟电路连接于第二输入路径的第二输出端。数据闩锁电路各连接至数据传送路径其中之一的可调延迟电路的输出端以及第一输入路径的第一输出端。相位监测电路各连接至数据传送路径其中之一的可调延迟电路，且各置于由串联相位监测电路以及第二输入路径的第二输出端形成的直通路径中。其中当存储器装置位于学习模式，各数据传送路径进行学习程序，学习电路致能以产生学习时钟信号传送至第一输入路径以产生第一时钟信号，并传送至第二输入路径并进一步传送至可调延迟电路以产生第二时钟信号，其中各相位监测电路监测由第一输出端接收的第一时钟信号，以及由其中一个数据传送路径中的可调延迟电路接收的第二时钟信号间的相位差，并据以对可调延迟电路的延迟时间进行调整，直到第一时钟信号以及第二时钟信号同相。其中当存储器装置位于工作模式，学习电路抑能，以使第一输入路径接收外部数据闪控信号，以产生数据闪控信号，并使第二输入路径接收外部数据信号，以产生数据信号传送至可调延迟电路，其中各数据闩锁电路从直通路径接收传送数据闪控信号，以对由数据传送路径其中的一个可调延迟电路接收到的延迟数据信号进行闩锁。
[0019]应用本发明的优点在于借由在存储器装置的学习模式中调整数据传送路径的可调延迟电路的延迟时间，使各数据闩锁电路可同步对对应的延迟数据信号进行闩锁。其中，可调延迟电路的设置可使存储器装置在低耗电量的情形下达到上述的功效。
【附图说明】
[0020]图1为本发明一个实施例中，一种存储器装置的方块图；以及
[0021]图2为本发明一个实施例中，存储器装置的方块图。
【具体实施方式】
[0022]请参照图1。图1为本发明一个实施例中，一种存储器装置I的方块图。存储器装置I包含:学习电路(training circuit) 10、数据闪控(data strobe)传送路径12、多个数据传送路径14、多个数据闩锁电路16以及相位监测电路18。
[0023]在一个实施例中，学习电路10包含时钟除频器(clock divider) 100以及时钟分支电路102。
[0024]数据闪控传送路径12包含:第一输入路径以及分支电路(tree circuit) 122。在本实施例中，第一输入路径包含接收器120。在其他实施例中，第一输入路径可包含放大器或是其他元件而不限于接收器。
[0025]第一输入路径的第一输入端，也即接收器120的输入端，连接于学习电路10以及外部数据闪控信号源(未图示)，以从学习电路10接收时钟除频信号103或是从外部数据闪控信号源接收外部数据闪控信号XDQS。
[0026]在一个实施例中，接收器120是分别通过传送闸(pass gate) 124A及124B连接至学习电路10以及外部数据闪控信号源。
[0027]分支电路122连接至第一输入路径的第一输出端，也即接收器120