非易失性半导体存储装置及其控制方法
【专利说明】非易失性半导体存储装置及其控制方法
[0001]本申请是2012年3月5日提交的申请号为201210055072.7、发明名称为“非易失性半导体存储装置及其数据写入方法”的专利申请的分案申请。
技术领域
[0002]本实施方式涉及非易失性半导体存储装置及其控制方法。
【背景技术】
[0003]近年来，大量提出了为提高存储器单元的集成度而按三维配置有存储器单元的非易失性半导体存储装置(层叠型的非易失性半导体存储装置)。
【发明内容】
[0004]本发明的实施方式提供能够使存储器单元所保持的数据的可靠性提高的非易失性半导体存储装置。
[0005]—方式所涉及的非易失性半导体存储装置具有存储器单元阵列以及控制电路。存储器单元阵列包括:构成为能够保持多个阈值电压分布的多个存储器单元；以及共同连接于多个存储器单元的栅的多条字线。控制电路，在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次的第一写入工作。存储器单元阵列具有半导体基板、半导体层、电荷蓄积层以及导电层。半导体层相对于半导体基板在垂直方向上延伸，作为存储器单元的主体发挥作用。电荷蓄积层设置于半导体层的侧面并蓄积电荷。导电层设置为与半导体层一并夹着电荷蓄积层，作为存储器单元的栅以及字线发挥作用。控制电路对共同连接于各条字线的多个存储器单元的每个执行第一写入工作。控制电路，在多次第一写入工作的执行时从控制器接收了执行除了删除工作以及第一写入工作外的其他的工作的第一执行命令的情况下，在多次的第一写入工作之间执行其他的工作。
[0006]根据上述构成，能够使存储器单元所保持的数据的可靠性提高。
【附图说明】
[0007]图1是第一实施方式所涉及的非易失性存储器系统100的框图。
[0008]图2是第一实施方式所涉及的存储器芯片200的框图。
[0009]图3是第一实施方式所涉及的存储器单元阵列201的电路图。
[0010]图4是第一实施方式所涉及的存储器单元阵列201的概略立体图。
[0011]图5是第一实施方式所涉及的存储器单元阵列201的剖视图。
[0012]图6是表示第一实施方式所涉及的存储器晶体管MTr的阈值电压分布和数据的关系的图。
[0013]图7是表示没有执行第一写入工作的情况下的问题的图。
[0014]图8是表示第一写入工作所产生的效果的图。
[0015]图9是第一实施方式的状态变化图。
[0016]图10是第一实施方式中的第一写入工作时的定时图。
[0017]图11是表示第一实施方式中的删除状态ST的图。
[0018]图12是第一实施方式中的第一写入工作时的定时图。
[0019]图13是第二实施方式中的第一写入工作时的定时图。
[0020]图14是表示第二实施方式中的删除状态ST(I)、ST(2)的图。
[0021]图15是第二实施方式中的第一写入工作时的定时图。
[0022]图16是表示在第三实施方式中、在对于连接于字线WLl?4的存储器晶体管MTrl?4的第一写入工作完成后、第一写入工作中断了的情况下的处理的图。
[0023]图17是第四实施方式中的第一写入工作时的定时图。
[0024]图18是第四实施方式中的第一写入工作时的定时图。
[0025]图19是第五实施方式中的第一写入工作时的定时图。
[0026]图20是表示其他实施方式中的存储器晶体管MTr的阈值电压分布和数据的关系的图。
【具体实施方式】
[0027]下面，参照附图关于实施方式所涉及的非易失性半导体存储装置进行说明。
[0028](第一实施方式)
[0029](构成)
[0030]首先，参照图1关于第一实施方式所涉及的非易失性存储器系统的整体构成进行说明。图1是本发明的第一实施方式所涉及的非易失性存储器系统100的框图。
[0031]非易失性存储器系统100，如图1所示具有多个NAND型存储器芯片200(非易失性半导体存储装置)以及控制这些存储器芯片200的控制器300。控制器300与来自于外部的主计算机400的控制信号相应地工作。控制器300对存储器芯片200进行存取以命令执行数据的读出、数据的写入或数据的删除等。
[0032]接着，参照图2关于存储器芯片200的具体构成进行说明。存储器芯片200如图2所示，具有非易失地存储数据的存储器单元阵列201以及控制存储器单元阵列201的各种电路202?215。
[0033]输入输出电路202经由输入输出数据I/O输入输出指令、地址以及数据。输入输出电路202连接于后述的指令寄存器204、状态寄存器207、地址寄存器208以及数据寄存器 211。
[0034]逻辑电路203接收芯片使能信号/CEl?4、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE、写保护信号/WP、选择控制信号PSL以及其他的控制信号。逻辑电路203基于这些信号而进行存储器单元阵列201的控制。逻辑电路203连接于输入输出电路202以及后述的控制电路205。指令寄存器204对被输入于输入输出电路202的指令进行译码。指令寄存器204连接于后述的控制电路205。
[0035]控制电路205进行数据的转送控制以及写入/删除/读出的顺序控制。控制电路205连接于后述的状态寄存器206、207、数据寄存器211、列译码器212、感测放大器214以及高电压发生电路215。
[0036]状态寄存器206(表示图2的RY//BY;下面也称为第一状态寄存器)对就绪(ready) /繁忙(busy)端子输出表示存储器芯片200的就绪(ready) /繁忙(busy)状态的信号。状态寄存器207 (下面也称为第二状态寄存器)从控制电路205接受表示存储器芯片200的状态(通过(pass)/失败(fail)、就绪(ready)/繁忙(busy)等)的信号，该信号经由输入输出电路202向主计算机400输出。
[0037]上述状态寄存器207具有保持中断信息的区域AR。该中断信息为从控制电路205输入的信息。中断信息，全部在对存储器晶体管MTr进行第一写入工作且在完成前插入中断工作时从控制电路205输入。关于中断信息的详情将后述。
[0038]行地址缓冲器209和/或列地址缓冲器210经由地址寄存器208接受、转送地址数据。行地址缓冲器209连接于后述的行译码器213。列地址缓冲器210连接于后述的列译码器212。
[0039]数据寄存器211具有如下功能:暂时保持要向存储器单元阵列201写入的写入数据并且暂时保持从存储器单元阵列201读出的数据。该写入数据经由输入输出电路202以及数据总线BUS向数据寄存器211被转送。
[0040]列译码器212以及行译码器213，基于从行地址缓冲器209、存储器单元阵列201供给的地址数据，选择后述的存储器单元阵列201内的字线WL、位线BL、源线SL等，并施加预定的电压地进行控制。感测放大器214检测并放大位线BL的电压，从存储器单元阵列201读出数据。
[0041]高电压发生电路215与各工作模式相应地产生必需的高电压。高电压发生电路215基于从控制电路205获得的指令而产生预定的高电压。高电压发生电路215连接于存储器单元阵列201、行译码器213以及感测放大器214。
[0042]下面，参照图3关于存储器单元阵列201的电路构成详细地进行说明。
[0043]存储器单元阵列201如图3所示包括m个存储器块MB(I)、…MB(m)。另外，下面在总称全部的存储器块MB(I)、…(m)的情况下，有时也记载为存储器块MB。
[0044]各存储器块MB分别具有按η行2列的矩阵状排列的存储器单元MU (1、I)?MU (2、η) ο η行2列最多就是一例，而不限定于此。下面，有时也不区分各存储器单元MU(Ul)?MU (2、η)而是单纯记载为存储器单元MU。
[0045]存储器单元MU(1、1)?MU(2、η)的一端连接于位线BL(I)?(η)，存储器单元MU(Ul)?MU(2、n)的另一端连接于源线SL。位线BL⑴?(η)在行方向上具有预定间距，以跨多个存储器块MB的方式在列方向上延伸。下面，在总称全部的位线BL(I)…BL (η)的情况下，有时也记载为位线BL。
[0046]存储器单元MU具有存储器串(memory string)MS、源侧选择晶体管SSTr以及漏侧选择晶体管SDTr。
[0047]存储器串MS如图3所示具有串联连接的存储器晶体管MTrl?8 (存储器单元)以及背栅晶体管BTr。存储器晶体管MTrl?MTr4、MTr5?MTr8分别串联连接。另外，存储器晶体管MTrl?8如后述的图4以及图5所示按层叠方向排列。背栅晶体管BTr连接于存储器晶体管MTr4和存储器晶体管MTr5之间。
[0048]存储器晶体管MTrl?MTrS通过在其电荷蓄积层蓄积电荷而保持数据。背栅晶体管BTr在至少选择存储器串MS作为工作对象的情况下变为导通状态。
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