蓄积层，作为所述存储器单元的栅及所述字线发挥作用的第一导电层， 所述控制电路，从控制器接受了使写入工作执行的第一执行指令之后，向所述字线执行所述写入工作，在所述写入工作的执行时从所述控制器接受了中断指令的情况下，中断所述写入工作，并在所述中断后从所述控制器接受了再次开始指令的情况下，再次开始所述写入工作， 所述控制电路，在所述中断后且所述再次开始前从所述控制器接受了状态指令的情况下，向所述控制器发送表示所述写入工作通过或失败的写入通过/失败信息及表示所述写入工作是否中断的信息。2.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述控制电路，在对于预定的字线执行了所述写入工作之后，中断了所述写入工作的情况下，从所述预定的字线使所述写入工作再次开始。3.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 还具备就绪/繁忙端子， 所述控制电路，接受了所述第一执行指令之后，向所述就绪/繁忙端子输出表示繁忙状态的信号，在所述中断后向所述就绪/繁忙端子输出表示就绪状态的信号，并在所述再次开始后向所述就绪/繁忙端子输出表示繁忙状态的信号。4.根据权利要求3所述的非易失性半导体存储装置，其特征在于， 还具备输入输出电路， 所述控制电路，经由所述输入输出电路输出所述写入通过/失败信息及表示所述写入工作是否中断的信息。5.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述控制电路，基于表示对于连接于所述字线的所述存储器单元的所述写入工作是否完成的中断信息再次开始所述写入工作。6.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 还具备状态寄存器， 所述控制电路，使所述写入通过/失败信息保持于所述状态寄存器。7.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述控制电路，在再次开始所述写入工作时，至少对于未执行所述写入工作的所述字线再次开始所述写入工作。8.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述控制电路，在使所述写入工作再次开始之前，对于所述预定编号的字线，执行对连接于所述预定编号的字线的所述存储器单元的阈值是否设定为预定值进行判定的验证工作。9.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述第一执行指令包括删除地址输入指令、地址数据和删除指令。10.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述第一执行指令包括写入地址输入指令、地址数据和写入指令。11.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述控制电路，在进行所述写入工作之前，执行删除工作。12.根据权利要求11所述的非易失性半导体存储装置，其特征在于， 所述写入工作多次进行，通过所述删除工作，连接于所述字线的存储器单元的至少一部分具有负的阈值电压，所述多次写入工作执行后，具有了负的阈值电压的存储器单元至少具有正的阈值电压。13.根据权利要求1所述的非易失性半导体存储装置，其特征在于， 所述写入工作多次进行，至少对于具有了负的阈值电压的存储器单元，执行所述写入工作，所述多次写入工作执行后，具有了所述负的阈值电压的存储器单元具有正的阈值电压。14.一种非易失性半导体存储装置，其特征在于，包括: 半导体基板； 配置于所述半导体基板的上方的第一存储器单元；和 配置于所述第一存储器单元的上方的第二存储器单元， 所述非易失性半导体存储装置，从控制器接受了使写入工作执行的指令的情况下，向所述第一存储器单元的栅施加写入电压，在此后从所述控制器接受了中断指令的情况下，中断所述写入工作，并在所述中断后从所述控制器接受了再次开始指令的情况下，再次开始所述写入工作， 所述非易失性半导体存储装置，在所述中断后且所述再次开始前从所述控制器接受了状态指令的情况下，从I/O向所述控制器发送表示所述写入工作通过或失败的写入通过/失败信息、表示所述写入工作是否中断的信息。15.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 还具备就绪/繁忙端子， 所述非易失性半导体存储装置，接受了所述第一执行指令之后，向所述就绪/繁忙端子输出表示繁忙状态的信号，在所述中断后向所述就绪/繁忙端子输出表示就绪状态的信号，并在所述再次开始后向所述就绪/繁忙端子输出表示繁忙状态的信号。16.根据权利要求15所述的非易失性半导体存储装置，其特征在于， 还具备状态寄存器， 所述非易失性半导体存储装置，使所述写入通过/失败信息保持于所述状态寄存器。17.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 所述控制电路，在使所述写入工作再次开始之前，对于所述第一存储器单元，执行对所述第一存储器单元的阈值是否设定为预定值进行判定的验证工作。18.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 所述第一执行指令包括删除地址输入指令、地址数据和删除指令。19.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 所述第一执行指令包括写入地址输入指令、地址数据和写入指令。20.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 所述控制电路，在进行所述写入工作之前，执行删除工作。21.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 通过所述删除工作，所述第一存储器单元具有负的阈值电压，所述写入工作执行后至少具有正的阈值电压。22.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 使写入工作执行的所述指令，包括地址数据。23.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 所述再次开始指令，包括地址数据。24.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 在再次开始所述写入工作时，对于所述第一存储器单元再次开始所述写入工作。25.根据权利要求14所述的非易失性半导体存储装置，其特征在于， 在再次开始所述写入工作时，对于所述第二存储器单元再次开始所述写入工作。26.一种非易失性半导体存储装置的控制方法，其特征在于，所述非易失性半导体存储装置包括: 半导体基板； 配置于所述半导体基板的上方的第一存储器单元；和 配置于所述第一存储器单元的上方的第二存储器单元， 所述方法，在所述非易失性半导体存储装置从控制器接受了使写入工作执行的指令的情况下，向所述第一存储器单元的栅施加写入电压，在此后从所述控制器接受了中断指令的情况下，中断所述写入工作，并在所述中断后从所述控制器接受了再次开始指令的情况下，再次开始所述写入工作， 所述方法，在所述中断后且所述再次开始前从所述控制器接受了状态指令的情况下，从I/O向所述控制器发送表示所述写入工作通过或失败的写入通过/失败信息、表示所述写入工作是否中断的信息。27.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于， 所述非易失性半导体存储装置，还具备就绪/繁忙端子， 在接受了第一执行指令之后使得向所述就绪/繁忙端子输出表示繁忙状态的信号，在所述中断后使得向所述就绪/繁忙端子输出表示就绪状态的信号，在所述再次开始后使得向所述就绪/繁忙端子输出表示繁忙状态的信号。28.根据权利要求27所述的非易失性半导体存储装置的控制方法，其特征在于， 所述非易失性半导体存储装置，还具备状态寄存器，使所述写入通过/失败信息保持于所述状态寄存器。29.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于， 所述非易失性半导体存储装置，具备控制电路，使所述控制电路，在使写入工作再次开始之前，对于所述第一存储器单元，执行对所述第一存储器单元的阈值是否设定为预定值进行判定的验证工作。30.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于， 所述第一执行指令包括删除地址输入指令、地址数据和删除指令。31.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于， 所述第一执行指令包括写入地址输入指令、地址数据和写入指令。32.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于， 使所述控制电路，在进行所述写入工作之前，执行删除工作。33.根据权利要求26所述的非易失性半导体存储装置的控制方法，其特征在于， 通过所述删除工作，使所述第一存储器单元具有负的阈值电压，所述写入工作执行后至少具有正的阈值电压。
【专利摘要】本发明提供非易失性半导体存储装置及其控制方法。该非易失性半导体存储装置具有存储器单元阵列和控制电路。存储器单元阵列包括：构成为能够保持多个阈值电压分布的多个存储器单元；和共同连接于多个存储器单元的栅的多条字线。控制电路在执行了对存储器单元施加至少一部分为负的阈值电压分布从而删除存储器单元的数据的删除工作后，执行对存储器单元施加正的多种阈值电压分布中的最低的阈值电压分布的多次第一写入工作。控制电路，在多次第一写入工作的执行时、从控制器接受执行除了删除工作和第一写入工作以外的其他的工作的第一执行指令的情况下，在多次第一写入工作之间执行其他的工作。
【IPC分类】G11C11/56, G11C16/10, G11C16/06
【公开号】CN105161129
【申请号】CN201510505239
【发明人】长富靖
【申请人】株式会社东芝
【公开日】2015年12月16日
【申请日】2012年3月5日
【公告号】CN102881326A, CN102881326B, US8649225, US9076536, US20130016577, US20140085990, US20150294728