的输出端，以将从接收器120所接收的信号分支传送到各数据闩锁电路16。在一个实施例中，分支电路122包含缓冲器、反相器、延迟元件或其组合(未图示)。
[0028]在图1中描述两个数据传送路径14，且其中一个数据传送路径14详细描述出其内部包含的元件。然而，在其他实施例中，数据传送路径14的数目可不同。各数据传送路径14包含的元件可相同。
[0029]数据传送路径14各包含:包含接收器140的第二输入路径以及可调延迟电路142。类似于数据闪控传送路径12的情形，第二输入路径可包含放大器或是其他元件而不限于接收器。
[0030]各个数据传送路径14的第二输入路径的第二输入端，也即接收器140的输入端，连接于外部数据信号源(未图示)。在一个实施例中，仅有其中一个数据传送路径14的第二输入路径的第二输入端连接于学习电路10，以从学习电路10接收时钟除频信号103或是从外部数据信号源接收外部数据信号XDQ。在一个实施例中，与学习电路10相连接的数据传送路径14，是位置距离数据闪控传送路径12最近的数据传送路径14。
[0031]需注意的是在一个实施例中，各数据闩锁电路16通过其对应的数据传送路径14与一个其他的数据闩锁电路16相连接，以形成串联的数据闩锁电路16。因此，上述与数据传送路径14连接的外部数据信号源，可为除该数据传送路径14所对应的数据闩锁电路16外的其中一个数据R锁电路16。
[0032]在一个实施例中，接收器140是分别通过传送闸(pass gate) 144A及144B连接至学习电路10以及外部数据闪控信号源。
[0033]可调延迟电路142连接于第二输入路径的第二输出端，也即接收器140的输出端，以将从接收器140接收到的信号进行延迟。
[0034]各个数据闩锁电路16连接至对应的数据传送路径14的可调延迟电路142以及分支电路122的输出端。
[0035]相位监测电路18连接至数据传送路径14其中之一的可调延迟电路142以及分支电路122的输出端。
[0036]存储器装置I的操作在以下的段落进行说明。
[0037]当存储器装置I位于学习模式，与学习电路10相连接的数据传送路径14进行学习程序。
[0038]学习电路10在此时致能。时钟除频器100接收来源时钟信号101以产生除频时钟信号103，其中除频时钟信号103的频率为来源时钟信号101的频率的1/N，且N为正整数。在不同的实施例中，N的数值可视实际需求进行调整。更进一步地，在一个实施例中，来源时钟信号101为系统时钟信号。
[0039]时钟分支电路102从时钟除频器100接收除频时钟信号103，以产生学习时钟信号105，并将学习时钟信号105分支传送至存储器装置I中的下一级电路。
[0040]传送闸124A及144A在此时致能，而传送闸124B及144B在此时抑能，以使学习时钟信号105传送至数据闪控传送路径12中的第一输入路径以及数据传送路径14中的第二输入路径。
[0041]第一输入路径中的接收器120传送学习时钟信号105至分支电路122，以产生第一时钟信号121。第二输入路径中的接收器140传送学习时钟信号105至可调延迟电路142，以产生第二时钟信号141。
[0042]相位监测电路18监测第一时钟信号121以及第二时钟信号141间的相位差，并据以对可调延迟电路142的延迟时间进行调整，直到第一时钟信号121以及第二时钟信号141同相。
[0043]在一个实施例中，可调延迟电路142可包含串反相器、相位混频器(phase mixer)或其组合(未图示)。相位监测电路18可控制该串反相器以进行低精密度的延迟时间调整或是控制相位混频器进行高精密度的延迟时间调整。在其他实施例中，可调延迟电路142可包含其他的延迟元件。
[0044]在学习模式中，当相位监测电路18监测到第一时钟信号121以及第二时钟信号141间为同相时，将使学习电路10抑能。在一个实施例中，当第一时钟信号121以及第二时钟信号141间为同相时，相位监测电路18自己也随之抑能。相反地，当相位监测电路18监测到第一时钟信号121以及第二时钟信号141间仍存在相位差时，将使自身继续致能，并持续致能学习电路10。
[0045]在一个实施例中，第一输入路径与分支电路122的总延迟时间、相位监测电路18的延迟时间以及延迟调整时间的总和，小于学习时钟信号105的时间周期。来源时钟信号101经由时钟除频器100的除频以达到此低频率(也即长的时间周期)。此低频率的时钟信号是为了确保在相位监测后，每个低频率时钟信号的边缘仍是可以被调整的。
[0046]在本实施例中，由于仅有一个数据传送路径14进行学习程序，因此使第一时钟信号121以及以及第二时钟信号141同相的延迟时间的数值143，由该数据传送路径14对应的可调延迟电路142传送到其他该数据传送路径14的可调延迟电路142。
[0047]另一方面，当存储器装置I位于工作模式时，学习电路10将抑能。
[0048]传送闸124A在此时抑能，而传送闸124B在此时致能。因此，第一输入路径，也即接收器120，将接收外部数据闪控信号XDQS以产生数据闪控信号DQS传送至分支电路122，分支电路122将分支传送数据闪控信号DQS至数据闩锁电路16，以使各数据闩锁电路16接收分支数据闪控信号DQS’。
[0049]传送闸144A在此时抑能，而传送闸144B在此时致能。因此，第二输入路径，也即接收器140，接收外部数据信号XDQ以产生数据信号DQ至可调延迟电路142。数据闩锁电路16接收从分支电路122传送的分支数据闪控信号DQS’，以对由可调延迟电路142接收到的延迟数据信号DQ’进行闩锁。
[0050]由于数据传送路径14的可调延迟电路142的延迟时间的数值在学习模式中已经过调整，因此，分支数据闪控信号DQS’将同步被传送到各数据闩锁电路16，并同时对对应的延迟数据信号DQ’进行闩锁。在一个实施例中，当可调延迟电路142经过学习后，分支数据闪控信号DQS’及延迟数据信号DQ’抵达数据闩锁电路16的时间差将小于10皮秒(picosecond)。
[0051]因此，可调延迟电路142可用来调整延迟时间，以使分支数据闪控信号DQS’及延迟数据信号DQ’在几乎相同的时间点抵达数据闩锁电路16。和公知技术中借由设置模仿分支(mock tree)电路连接第一输入路径以达到延迟功效的方式相比下，可调延迟电路142的耗电量将较低。
[0052]在一个实施例中，存储器装置I可包含数个相位监测电路18，各对应于一个数据传送路径14。各个数据传送路径14将分别通过上述的方式进行学习程序。虽然多个相位监测电路18将使耗电量上升，然而学习程序将使各个可调延迟电路142达到较精确的调整结果。
[0053]图2为本发明一个实施例中，存储器装置2的方块图。
[0054]与图1的存储器装置I类似，存储器装置2包含学习电路10、数据闪控传送路径12、多个数据传送路径14以及多个数据闩锁电路16。在图2中，存储器装置2还包含多个相位监测电路18。
[0055]在图2中，描述两个数据传送路径14，且其中一个数据传送路径14详细描述出其内部包含的元件。然而，在其他实施例中，数据传送路径14的数目可不同。各数据传送路径14包含的元件可相同。
[0056]学习电路10、多个数据传送路径14以及多个数据闩锁电路16所包含的元件与图1中所描述的实质上相同，因此不再描述。在本实施例中，数据闪控传送路径12仅包含具有接收器120的第一输入路径。图2中所示的数据闪控传送路径12不具有图1所描述的分支电路122。
[0057]在本实施例中，各个数据闩锁电路16对应在其中一个数据传送路径14的可调延迟电路142以及第一输入路径的输出端。
[0058]在本实施例中，各个相位监测电路18连接至其中一个数据传送路径14的可调延迟电路142。更进一步地，各个相位监测电路18设置于由串联相位监测电路18以及第二输入路径的第二输出端形成的直通路径中。
[0059]因此，当存储器装置I位于学习模式，各个数据传送路径14将进