行学习程序。
[0060]由于数据闪控传送路径12仅包含具有接收器120的第一输入路径，因此第一时钟信号121是直接借由接收器120传送时钟除频信号103产生。第一时钟信号121更进一步被传送至直通路径的相位监测电路18中。
[0061]各个相位监测电路18监测由直通路径接收的第一时钟信号121以及自可调延迟电路142接收的第二时钟信号141之间的相位差，并据以对可调延迟电路142的延迟时间进行调整，直到第一时钟信号121以及第二时钟信号141同相。
[0062]当存储器装置I位于工作模式，学习电路10将抑能。第一输入路径，也即接收器120，将接收外部数据闪控信号XDQS，以产生数据闪控信号XDQ。第二输入路径，也即接收器140，将接收外部数据信号XDQ，以产生数据信号DQ传送至可调延迟电路142。各数据闩锁电路16自直通路径接收传送数据闪控信号DQS’，以对由数据传送路径DQ其中之一的可调延迟电路142接收到的延迟数据信号DQ’进行闩锁。
[0063]在本实施例中，由于各数据传送路径14中的可调延迟电路142是分别进行学习程序，因此各个数据传送路径14中的可调延迟电路142经调整后的延迟时间可能并不相同。在此情形下即不需设置分支电路。因此，用来分支传送数据闪控信号DQS所消耗的分支功率将大幅下降。
[0064]虽然本
【发明内容】
已以实施方式公开如上，然其并非用来限定本
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，任何本领域技术人员，在不脱离本
【发明内容】
的精神和范围内，可作各种不同的选择和修改，因此本
【发明内容】
的保护范围由权利要求书及其等同形式所限定。
【主权项】
1.一种存储器装置，其特征在于，所存储器装置述包含: 学习电路； 数据闪控传送路径，其包含: 第一输入路径，其包含第一输入端，所述第一输入端连接于所述学习电路以及外部数据闪控信号源；以及 分支电路，其连接所述第一输入路径的第一输出端； 多个数据传送路径，各包含: 第二输入路径，其包含第二输入端，所述第二输入端连接于外部数据信号源，且所述多个数据传送路径至少其中之一的所述第二输入路径的所述第二输出端还连接至所述学习电路；以及 可调延迟电路，其连接于所述第二输入路径的第二输出端； 多个数据闩锁电路，各连接至所述多个数据传送路径其中之一的所述可调延迟电路以及所述分支电路的多个输出端；以及 相位监测电路，其连接至所述多个数据传送路径其中之一的所述可调延迟电路以及所述分支电路的多个输出端； 其中当所述存储器装置位于学习模式，至少一个所述数据传送路径进行学习程序，所述学习电路致能以产生学习时钟信号传送至所述第一输入路径以及所述第二输入路径，并更进一步传送至所述分支电路以及所述可调延迟电路，以分别产生第一时钟信号以及第二时钟信号，其中所述相位监测电路监测所述第一时钟信号以及所述第二时钟信号间的相位差，并据以对所述可调延迟电路的延迟时间进行调整，直到所述第一时钟信号以及所述第二时钟信号同相； 其中当所述存储器装置位于工作模式，所述学习电路抑能，以使所述第一输入路径接收外部数据闪控信号，以产生数据闪控信号传送至所述分支电路，并使所述第二输入路径接收外部数据信号，以产生数据信号传送至所述可调延迟电路，其中各所述多个数据闩锁电路从所述分支电路接收分支数据闪控信号，以对由所述多个数据传送路径其中之一的所述可调延迟电路接收到的延迟数据信号进行闩锁。2.如权利要求1所述的存储器装置，其特征在于，所述学习电路包含: 时钟除频器，其用来接收来源时钟信号，以产生除频时钟信号；以及 时钟分支电路，其用来接收所述除频时钟信号，以产生所述学习时钟信号。3.如权利要求2所述的存储器装置，其特征在于，所述来源时钟信号为系统时钟信号。4.如权利要求2所述的存储器装置，其特征在于，所述第一输入路径与所述分支电路的总延迟时间、所述相位监测电路的延迟时间以及延迟调整时间的总和，小于所述学习时钟信号的时间周期。5.如权利要求1所述的存储器装置，其特征在于，当所述存储器装置位于所述学习模式中，所述相位监测电路在监测到所述第一时钟信号以及所述第二时钟信号同相时抑能所述学习电路，并在监测到所述第一时钟信号以及所述第二时钟信号间的所述相位差存在时，持续致能所述学习电路。6.如权利要求1所述的存储器装置，其中所述相位监测电路在监测到所述第一时钟信号以及所述第二时钟信号同相后被抑能。7.如权利要求1所述的存储器装置，其中所述多个数据传送路径中，仅有在位置上距离所述数据闪控传送路径的最近者进行所述学习程序，且使所述第一时钟信号以及所述第二时钟信号同相的所述延迟时间的数值，由所述最近者的所述可调延迟时间信号传送至其他所述多个数据传送路径中的所述可调延迟电路。8.如权利要求1所述的存储器装置，其特征在于，各所述多个数据传送路径均进行所述学习程序。9.如请求项I所述的存储器装置，其特征在于，各所述第一输入路径以及所述第二输入路径包含接收器或放大器。10.如权利要求1所述的存储器装置，其特征在于，所述分支电路包含缓冲器、反相器、延迟元件或其组合。11.如权利要求1所述的存储器装置，其特征在于，所述可调延迟电路包含串反相器、相位混频器或其组合。12.如权利要求1所述的存储器装置，其特征在于，所述存储器装置还包含多个传送闸，各连接于所述学习电路与所述第一输入端之间、所述学习电路与所述第二输入端之间、所述外部数据闪控信号源与所述第一输入端之间以及所述外部数据信号源以及所述第二输入端之间。13.一种存储器装置，其特征在于，所述存储器装置包含: 学习电路； 数据闪控传送路径，其包含第一输入路径，其包含第一输入端，所述第一输入端连接于所述学习电路以及外部数据闪控信号源； 多个数据传送路径，各包含: 第二输入路径，其包含第二输入端，所述第二输入端连接于所述学习电路以及外部数据信号源；以及 可调延迟电路，其连接于所述第二输入路径的第二输出端； 多个数据闩锁电路，各连接至所述多个数据传送路径其中之一的所述可调延迟电路的输出端以及所述第一输入路径的第一输出端；以及 多个相位监测电路，各连接至所述多个数据传送路径其中之一的所述可调延迟电路，且各置于由串联所述多个相位监测电路以及所述第二输入路径的第二输出端形成的直通路径中； 其中当所述存储器装置位于学习模式，各所述多个数据传送路径进行学习程序，所述学习电路致能以产生学习时钟信号传送至所述第一输入路径以产生第一时钟信号，并传送至所述第二输入路径并进一步传送至所述可调延迟电路以产生第二时钟信号，其中各所述相位监测电路监测由所述第一输出端接收的所述第一时钟信号，以及由其中一个所述数据传送路径中的所述可调延迟电路接收的所述第二时钟信号间的相位差，并据以对所述可调延迟电路的延迟时间进行调整，直到所述第一时钟信号以及所述第二时钟信号同相； 其中当所述存储器装置位于工作模式，所述学习电路系抑能，以使所述第一输入路径接收外部数据闪控信号，以产生数据闪控信号，并使所述第二输入路径接收外部数据信号，以产生数据信号传送至所述可调延迟电路，其中各所述多个数据闩锁电路从所述直通路径接收传送数据闪控信号，以对由所述多个数据传送路径其中之一的所述可调延迟电路接收 到的延迟数据信号进行闩锁。
【专利摘要】本发明公开了一种存储器装置，包含：学习电路、数据闪控传送路径、数据传送路径、数据闩锁电路及相位监测电路。当存储器装置位于学习模式，至少一个数据传送路径进行学习程序。相位监测电路监测数据闪控传送路径与数据传送路径间的信号的相位差，以对数据传送路径中的可调延迟电路的延迟时间进行调整，直到信号间为同相。当存储器装置位于工作模式，各数据闩锁电路从数据闪控传送路径接收分支数据闪控信号，以对由数据传送路径其中之一的可调延迟电路接收到的延迟数据信号进行闩锁。本发明的优点在于借由在存储器装置的学习模式中调整数据传送路径的可调延迟电路的延迟时间，使各数据闩锁电路可同步对对应的延迟数据信号进行闩锁。
【IPC分类】G11C16/06
【公开号】CN105161128
【申请号】CN201410431206
【发明人】凡卡崔哈梵·宾维杰亚拉梵
【申请人】南亚科技股份有限公司
【公开日】2015年12月16日
【申请日】2014年8月28日
【公告号】US9111599