专利名称：半导体器件以及半导体器件的制造方法
技术领域：
本发明涉及一种具有作为含有异质结的场效应晶体管性能的半导体器件以及其制造方法。
以前，高频半导体器件是用GaAs基片等化合物类半导体基片制造的，但近年来，使用了重视与硅加工工艺的亲和性的、新型混合晶半导体，使高频半导体器件制造技术的开发不断取得进展。其中，用组成式(Si1-xGex)(x是Ge的含有率)来表达的硅锗化合物(SiGe)，在制造技术上，由于与硅加工工艺的亲和性大，可有效利用含有大量高技术的硅加工工艺。而且，SiGe与硅(Si)之间形成异质界面，利用其组成(Si1-xGex)(0＜x＜1)的可变性和发生在异质界面上的形变，就能够提高元器件设计的自由度。再利用SiGe层内载流子的移动度比Si层内大这一特性，在半导体器件内设置SiGe层，就能制作出高速而且噪声特性优良的器件。利用SiGe的这些优点，具有Si/SiGe异质结的双极晶体管和具有Si/SiGe异质结的场效应晶体管即将被提案和试制、并被实用化。
例如，就象特开平3-3366号公报所公开的那样，设置在SiGe层的异质结MOS晶体管(HMOS晶体管)，已经被IBM的Bol·Argel·Solomon等人所提出。
图13(a)是表示已有实施例1的HMOS晶体管构造的剖视图。图13(b)是表示图13(a)中的区域R50a的构造的剖视图。图13(c)是表示已有实施例1的HMOS晶体管的Si间隙层较薄时，热处理后的Ge原子的漂移、扩散以及偏析等状态的剖视图。图13(d)是表示已有实施例1的HMOS晶体管的Si间隙层较厚时，热处理后的Ge原子漂移、扩散以及偏析等状态的剖视图。而且，图13(c)、(d)都只表示图13(b)所示的区域R50b。
在图13(a)中，501表示Si基片、506表示Ge原子、516表示P+多晶硅形成的栅极、517表示SiO2层、519表示i-Si1-yGey层(y为Ge的含有比)、535表示SiO2/Si界面、536表示Si-Si1-yGey异质界面、542表示i-Si间隙层、551表示源极接点、552表示漏极接点、553表示源极区域、554表示漏极区域。
图13(a)～(c)所示的HMOS晶体管是P型的MOS晶体管，源极区域553、漏极区域554、栅极电极516的形状与通常的SiMOS晶体管相类似，但为了实现更优越的传导特性，把它们设置到P沟道Si1-yGey层中。在此，Ge原子的原子半径比Si原子还大，所以i-SiGe层的519受到与Si基片501的晶格不匹配引起的压缩形变。一般，为了在外延生长中使缓和压缩形变的过程容易产生，虽然保持结晶性地连续叠层Si层和SiGe层并不容易，但通过在临界膜厚以下的厚度下叠层i-SiGe层519在Si/Si1-yGey异质界面附近，能够不出现形变缓和引起的变位、不破坏平衡，保持结晶性不变地进行叠层。一般，由于形变能带结构被调制，改变载流子的空穴移动度，但在Si/Si1-yGey异质结型器件中，通过在不发生变位的范围内调整Ge的组成y，来利用压缩形变把异质界面的能带偏移量最佳化，而且能提高空穴移动度。即如图13(b)所示的那样，在Si/Si1-yGey异质结型器件中，利用价电子带(价能带)一侧的能带偏移(异质阻挡层)来关住空穴、能够作为异质结型PMOSFET使用。接着，通过给栅极516施加负电压，把Si/Si1-yGey异质界面536的附近置于翻转状态，沿Si/Si1-yGey异质界面536形成关闭正载流子(空穴)的P沟道，使载流子从源极区域553向漏极区域554方向，在P沟道中高速漂移。这时，Si/Si1-yGey界面536如果是平滑的活，沿着平滑的Si/Si1-yGey异质界面536，P沟道被形成，所以，能够使载流子更高速地漂移。
综上所述，使用SiGe的场效应晶体管，比使用Si场效应晶体管，能够使载流子以更高的速度漂移。
而且，做为已有实施例2，如同将开平7-321222号公报和文献(Ismail k 1995 IEEE IEDM.Tech，Dig.509，Armstrong M A，Antoniadis DA，Sadek A，Ismail K and Stem F1995 IEEE IEDM Tech.dig.761)所公开的那样，有由Pareto·E·Izmail·等人提出的HCMOS晶体管。
图14(a)是表示已有实施例2的半导体器件的剖视图。图14(b)是有代表性地表示以下区域的纵剖面构造图，该区域包括图14(a)所示的PMOS晶体管和NMOS晶体管双方的栅极、栅极绝缘膜、沟道等。图14(b)的左方表示加负栅偏压时的价电子带(价能带)，图14(b)的右方表示加正栅偏压时的导电带(导电能带)。图14(c)是表示已有实施例2的HMOS晶体管热处理后的Ge原子的移动、偏析情况的图、也是表示图14(b)中的区域R60b中的构造的剖视图。在图14(a)至(c)中，530表示PMOSFET、531表示NMOSFET、532表示N阱区域、534表示STI(Shallow Trench Isolation)区域、523表示Si1-xGex缓冲层、521表示i-Si1-xGex衬垫层、522表示δ掺杂层、520表示i-Si层、537表示第1异质界面、538表示第2异质界面、539表示第3异质界面。
图14(a)是使用含有Si1-yGey层的N型和P型场效应晶体管来构成HCMOS器件的例子。对比已有技术，与形成在Si基片上的同质结型晶体管相比，具有优良的传导特性，而且因为使用了共同的叠层膜来形成N型MOSFET和P型MO SFET，有利于简化制造工序。
如图14(b)所示，依靠Si1-xGex缓冲层523(x＝0.3)来减缓形变，在此基础上形成i-Si1-xGex衬垫层521(x＝0.3)。而且，在i-Si1-xGex衬垫层521中，形成给N沟道提供载流子的δ掺杂层522。接着，在i-Si1-xGex衬垫层521上，叠层受到张力形变的i-Si层520、形变被减缓的i-Si1-yGey层519、以及受到张力形变的i-Si间隙层518，然后作为栅氧化膜形成SiO2层517和栅极516。
图14(b)的左图及右图表示以下内容1.为了使具有图14(b)的中央部分所示叠层构造的晶体管作为PMOSFET来进行工作而附加负栅偏压(Negetive Gate Bias)时的价电子带。
2.为了使具有图14(b)的中央部分所示叠层构造的晶体管作为NMOSFET来进行工作而附加正栅偏压(Positive Gate Bias)时的传导带；
即它的构成是使用同样的构造的叠层膜，使其一方面作为PMOSFET来进行工作，而其另一方面又能作为NMOSFET来进行工作。
使图14(b)的中央所示部分面作为PMOSFET来进行工作时，利用i-Si1-yGey层519和i-Si间隙层518的界面(即第1异质界面537)的、价电子带一侧的能带偏移，把空穴关闭在P沟道中、给栅极516加上负栅偏压使空穴流动。这时，改变i-Si1-yGey层519的Ge含有比y来调整形变的大小，而通过调整形变的大小就能调整第1异质界面537的能带偏移的大小。因为加有压缩形变的i-Si1-yGey层中的空穴的传导特性(传导度等)比Si层的优越，所以能够得到高性能的PMOSFET特性。
再者，使图14(b)的中央所示部分面作为NMOSFET来进行工作时，利用i-Si层520和i-Si1-xGex衬垫层521之间的第3异质界面539的传导带一侧的能带偏移，把电子关闭在N沟道524中，给栅极516加上正栅偏压使电子流动。与PMOSFET的情况不同。虽然N沟道是形成在Si层，但i-Si层520和i-Si1-xGex衬垫层521的晶格不匹配，所以i-Si层520受到张力形变。因此，电子的能带缩退得到解除，电子的传导特性(传导度等)比在Si层的沟道更加得到改善。此时也与PMOSFET的情况一样，通过调整形变的大小就能调整能带偏移的大小。
综上所述，在利用已有实施例2的Si/SiGe异质结半导体器件中，通过改变栅偏压的方向，就能用共同的叠层构造(图14(b)所示部分)分别制作NMOSFET和PMOSFET。所以，用STI等来分离一系列的叠层构造，分别形成源极、漏极和栅极，通过比较简单的工序就能够制造出具有更加优良传导特性的HCMOS器件。
但是，在上述已有实施例1、2中，存在着以下问题在象上述已有实施例1中的MOSFET(场效应晶体管)等器件中，因为载流子沿着Si/Si1-yGey异质界面536的翻转区域流动，所以界面状态对载流子速度的影响很大。在器件高速运作中，Si/Si1-yGey异质界面536的构造不得发生紊乱，即希望界面是清晰平滑的，没有晃动和凸凹现象。
但是，在Si/SiGe异质结的器件中，正如以下说明的那样，维持异质界面的清晰平滑是很困难的。
例如，如图13(b)所示，连续地叠层i-Si1-yGey层519和i-Si间隙层542时，由于i-Si间隙层542中的Si原子(没有图示)和i-Si1-yGey层519中的Ge原子506之间发生相互扩散，所以Si/Si1-yGey异质界面536的结构发生紊乱，i-Si1-yGey层519和i-Si间隙层542之间的界面究竞在哪里也不一定能够搞清楚。在图13(b)中，为了方便，区别表示了i-Si1-yGey层519和i-Si间隙层542，但实际上两者的界面(即异质界面)并没有明确地形成。
而且，在制造场效应晶体管半导体器件时，在刚刚用离子注入等方法注入了用于形成P型扩散区域和N型扩散区域的杂质之后，因为杂质没有被配置到结晶晶格的位置上。所以应使杂质作为(半导体)发送体或接受体来发挥作用，从而进行高温热处理来激发杂质的活性。这时，通过用900℃左右的高温进行的热处理，使i-Si1-yGey层519中的Ge原子506的漂移、扩散变得尤为活跃。
图13(c)、(d)是在i-Si间隙层542分别处于较薄和较厚状态时，对图13(b)所示区域R50a进行热处理后的状态的剖视图。据文献(F.K.LeGoues，S.S.lyer，K.N.Tu，and S.L.Delage，Mat.Res.Soc.Symp.Proc.Vol.103，185(1988))记载，在热处理时，Ge原子506会漂移、扩散，产生偏析晶格缺陷，从而使Si/Si1-yGey异质界面536失去其界面的清晰度和均一性。文献还特别记载，在加有形变的SiGe层中，Ge原子的漂移、扩散及偏析都是很激烈的。
而且，据文献(G.L.Patton，S.S.lyer，S.L.Delage，E.Ganin，and R.C.Mcintosh，Mat.Res.Soc.Symp.Proc.Vol.102，295(1988))记载，在上述已有实施例1、2中，做为栅的氧化膜，使用的工序是利用热氧化形成SiO2层517，但Ge原子在进行热氧化时，偏析到Si/SiO2界面535上的同时，还具有使氧化率增大的性质。分析一下，这种现象会带来以下我们所不愿看到的恶劣影响由于会招致Si/SiO2界面535的界面水平上升从而使P沟道中载流子的流动特性变坏；Ge原子的含有率分布偏离所期望的分布状态；由于氧化率的增大使较薄栅氧化膜的形成变得困难。
在此，如图13(d)所示，可以考虑加大i-Si间隙层542的膜厚，使其超过Ge原子的扩散长度，以此来减缓由Si/Si1-yGey界面536的紊乱带给载流子流动特性的恶劣影响。但是，在这种情况下，由于i-Si间隙层542上也被施加了电压，晶体管的驱动力可能会下降。而且，如图13(d)所示，在Si/SiO2界面535附近形成的寄生沟道会使载流子流到期望之外的路径上去致使移动度降低。还有，因热处理引起的Si/Si1-yGey界面536的紊乱和变位等的晶格缺陷等问题依然得不到解决。
另一方面，也考虑了以下对策在Si基片501上注入源、漏极用的杂质，用热处理预先进行活性化处理，然后，外延生成i-Si1-yGey层519和i-Si间隙层542，由此来尽量降低热处理的温度。但由于离子注入区域和栅极516的位置不能自行匹配组合，致使工序增加的同时，还带来下面的问题由于光蚀法工序的定位不稳定使杂质侧面(刨面)以及栅极的位置匹配精度恶化。
以上只是对已有实施例1存在的问题做了说明，毋庸讳言，在已有实施例2中，因为第1，第2异质界面537、538(Si/Si1-yGey界面)和第3异质界面539(Si/Si1-xGex界面)会发生紊乱，所以应存在着与已有实施例1相同的问题。
本发明的目的在于对于Si/SiGe等异质结的半导体器件，寻求它在经历了改善异质面构造的手段即使经过热处理等过程之后仍能保持异质界面的清晰度和平坦度的手段，并以此提供耐热性强的半导体器件以及其制作方法。
本发明的半导体器件是具有以下功能的半导体器件，具有半导体基片、第1半导体层和第2半导体层，其中，第1半导体层是设置在上述半导体基片内、由多种元素的混合晶构成，而第2半导体层是设置在同一半导体基片内接续着第1半导体层，它含有移动阻碍性物质，这种阻碍性物质能阻碍构成第1半导体层的多种元素中的至少一种元素的移动，具有作为用第1半导体层和第2半导体层形成的异质结组成的半导体元件的性能。
由此，第1半导体层和第2半导体层界面上的混合晶元素的移动被抑制，所以即使施加热处理，混合晶的结晶性也能较好地保持，第1半导体层和第2半导体层之间的异质界面构造的紊乱被抑制，比较清晰而且平滑的异质界面得到维持。因此得以制作，沿此异质界面流动的载流子的传导度等特性能得到较好地保持，耐热性强的半导体器件。
所述第1半导体层是Si1-yGey层(0＜y＜1)，所述第2半导体层是Si层时，移动阻碍性物质最好是C(碳)。
此时，从正常维持Si层能带构造的立场出发，所述C的浓度在1％以下是理想的。
所述Si层设置在比Si1-yGey层更靠近半导体基片的表面处时，所述Si层中的所述C的浓度，离Si1-yGey层越远则越小，呈递减分布，因此能够抑制向半导体基片表面一侧的C的扩散和偏析。所以，能有效地防止由于C侵入栅极绝缘膜等原因造成的可靠性降低等问题的发生。
所述Si1-xGex层具有临界膜厚以下的厚度，受到压缩变形，使沟道中流动的载流子的流动特性进一步提高，同时，因为有形变，还能抑制由于上述的作用而容易发生的Ge原子的移动。
可以把上述半导体器件当作场效应晶体管，该晶体管具有设在所述半导体基片上的栅极和位于所述栅极下方的、形成在所述Si层上的沟道。
而且，还能具有夹在所述栅极和Si层之间的栅极绝缘膜。
还有夹在所述栅极绝缘膜和Si层之间的本征Si层。
在上述半导体器件中，所述Si层设置在比Si1-yGey层更靠近半导体基片的表面，上述半导体器件有以下各层1.具有设在所述Si1-yGey层下方的、含C的第2Si层；2.具有设在所述第2Si层下方的Si1-xGex层(0＜x＜1)；3.具有设在以下区域内的、含有高浓度载流子用杂质的δ掺杂层，该区域指接近所述Si1-xGex层内的所述第2Si层的区域。能够把上述半导体器件当作是具有以下组成部分的CMOS器件1.具有设在所述半导体基片上的栅极和位于所述栅极下方的、形成在Si1-xGex层内的P沟道的、P型场效应晶体管；2.具有设在上述半导体基片上的栅极和位于所述栅极下方的、形成在Si层上的N沟道的、N型场效应晶体管。
因此，共同的叠层膜既可作为N型场效应晶体管的活性区域，可也作为P型场效应晶体管的活性区域来加以利用，能够用较少的工序制造出具有异质结的CMOS器件。
所述Si层以及第2Si层受到张力形变、所述Si1-xGex层的形变能被缓和是理想的。
当具有分别设在所述P型以及N型场效应晶体管的栅极和Si层之间的栅极绝缘膜时，希望所述Si层中的所述C的浓度，离所述Si1-yGey层越远则越小，呈递减分布。
所述第2Si层中所述C的浓度，离所述Si1-xGex层越远则越小，呈递减分布。因此，利用C的浓度变化来进行能带调制，既不影响P型场效应晶体管的特性又能适当地调整N型场效应晶体管的门限值电压。
上述Si1-yGey层中的Ge的含有比，从上述第2的Si层直到上述Si层，呈递增分布。因此，既不影响N型场效应晶体管的特性又能适当地调整P型场效应晶体管的门限值的电压。
本发明的第1的半导体器件的制造方法包含以下工序由多种元素的混合晶构成的第1半导体层形成在基片上的工序(a)；在所述第1半导体层上形成所述第2半导体层的工序(b)；在所述工序(b)之后，注入具有能阻碍构成第1的半导体层的多种元素中的至少一种元素移动的、移动阻碍性物质的离子，在所述第1以及第2的半导体层上掺杂所述移动阻碍性物质的工序(c)；利用所述第1半导体层和第2半导体层构成的异质结来形成半导体器件。
按照这种方法，其后，即使经过热处理，由于混合晶中的元素的移动被抑制，所以，第1半导体层和第2半导体层之间的界面构造的紊乱被抑制，在半导体元件沟道中流动的载流子的流动特性保持良好。
当所述第1半导体层是Si1-yGey层(0＜y＜1)，第2半导体层是Si层，希望上述移动阻碍性物质是C(碳)。
这时，半导体器件的制造方法还包含以下工序在所述工序(b)之后，所述工序(c)之前，在所述Si层上形成本征Si层的工序；在所述工序(c)之后，氧化所述本征Si层，形成直达所述Si层前的氧化膜的工序。因此，能够一边抑制Si1-yGey层中的Ge原子的移动，一边形成做为棚极绝缘膜的氧化膜。
本发明的第2半导体器件的制造方法包含以下工序在基片上形成由多种元素的混合晶构成的第1半导体层的工序(a)；所述第2半导体层包含着具有能阻碍构成第1半导体层的多种元素中的至少一种元素的移动的、移动阻碍性物质；而一面控制所述移动阻碍性物质的浓度，使其向上方呈递减状态，一面在上述第1半导体层上形成第2半导体层的工序(b)；利用所述第1半导体层和第2半导体层构成的异质结来形成半导体器件。
按照这种方法，能不断有效地防止由于阻碍物质向基片表面一侧扩散引起的半导体器件的可靠性降低等问题的发生，能够抑制第1半导体层和第2半导体层的异质界面的构造紊乱。
在所述工序(b)中，能够使用CVD法、UHV-CVD法以及MBE法中的任意一种方法。
下面简要说明附图及其符号。
图1(a)、(b)分别为表示根据Si/Si0.8Ge0.2超晶格的X线衍射的观察结果和光谱中的峰值的说明图。
图2表示把图1(a)的X线衍射光谱的基本衍射产生的峰值(o)附近的放大图。
图3是表示在实验试料中的超晶格的Ge浓度的测试结果图。
图4是表示为X线解析准备的试料形状的剖视图。
图5(a)、(b)分别是表示掺杂C试料和不掺杂C试料时，由热处理引起的异质界面的构造变化的剖视图。
图6(a)、(b)按顺序分别为表示实施例1的HMOS晶体管的构造和表示图6(a)中的一区域的构造的剖视图。
图7是表示实施例1的半导体器件的制造工序的剖视图。
图8是表示实施例2的半导体器件一部分的剖视图。
图9(a)、(b)是表示实施例2的制造方法的一部分的剖视图。
图10是表示实施例3的半导体器件一部分的剖视图。
图11是表示的实施例4的半导体器件的一部分的剖视图。
图12(a)、(b)分别为表示实施例4的NMOSFET和PMSFET的门限电压的调整方法图。
图13(a)～(d)按顺序分别为表示已有实施例1的HMOS晶体管的构造的剖视图、表示其一区域构造的剖视图、表示Si间隙层较薄或较厚时的热处理后的Ge原子的移动状态的剖视图。
图14(a)～(c)按顺序分别为表示已有实施例2的半导体器件的剖视图，表示含有栅极、栅绝缘膜、沟道等的区域的剖视图、表示热处理后的Ge原子移动、分离的剖视图。
上述附图中的符号，101-Si基片；106-Ge原子；107-C原子；116-栅极；117-SiO2层；118-下部Si间隔层；119-i-Si1-yGey层；120-i-Si层；121-Si1-xGex衬垫层；122-δ掺杂层；123-Si1-xGex缓冲层；135-Si/SiO2界面；136-Si/Si1-yGey界面；137-第1的异质界面；138-第2异质界面；139-第3异质界面；142-i-Si间隙层；151-源极接点片；152-漏极接点片；153-源极；154-漏极。
下面通过实施例和附图对本发明给予进一步的说明。
首先，说明发明者们进行的有关用C离子注入来抑制SiGe中的Ge原子移动的试验结果。
图1(a)、(b)分别表示含C时和不含C时的、Si/Si0.8Ge0.2超晶格的耐热性、X线衍射的观察结果、光谱中的基本衍射以及附属峰值的说明。图1(a)是表示关于Si/Si0.8Ge0.2超晶格的、有关以下各种试料的X线衍射光谱的图。这些试料包括靠外延成长而叠层了的试料、叠层后注入C离子并进行了热处理的试料、没注入C离子只进行了热处理的试料。图1(a)中，纵轴表示X线强度(任意单位)，横轴表示相对X线入射角(秒)。另外图1(b)是表示关于满足布喇格反射条件2dsinθ＝nλ的θ角的、由满足0次条件的基本衍射形成的峰值0和满足高次条件的附属峰值(…-3，-2，-1，1，2，3，…)。如用XRD法(X-ray Diffraction)就能够调查物质的结晶性。
另外，图4是表示为解析X线准备的试料形状的剖视图。如此图所示，用于观察的试料是按照UHV-CVD法，将含有Ge 20％、厚度为10nm的Si0.8Ge0.2层，和厚度为10nm的Si层，一次10层地(合计为10周期的量)交替地叠层在硅基片上做成的。在950℃、15sec的条件下，在图4所示的试料上，对在加速电压约为45KeV、可展曲面值约为1×1015cm2的条件下注入了C离子的试料和没注入C离子的试料实施RTA。
在图1(a)中，把从靠外延成长而叠层了的试料那里来的X线衍射光谱用S×as-grown来表示；把从叠层后注入C离子并进行了RTA处理的试料那里来的X衍射光谱用S×C+impla.来表示；把从没注入C离子只进行了RTA处理的试料那里来的X线衍射光谱用S×non-impla.来表示。
如图1(b)所示，0次峰值是从各原子面本身来的反射，1次、2次以下的峰值是从超晶格来的反射的衍射现象。试料的结晶性主要是能根据各峰值的半值幅和高次峰值的出现频度来进行判断。在从进行了外延成长的试料那里来的X线衍射光谱S×as-grown中，各峰值的半值幅小而且高次峰值(到3次)明确出现。与此相对，我们看到，在从没注入C离子的试料那里来的X线衍射光谱S×non-impla.中，各峰值的半值幅大范围扩展，即使是高次峰值的3次峰值也只能非常小地观察到。然而，在从注入C离子的试料那里来的X线衍射光谱S×C+impla.中，峰值的半值幅保持了小而明确的形状，同时直到高次峰值的3次峰值也都能清楚地观察到。
图2是为了进一步详细考察0次峰值的形态，把图1(a)的X线衍射光谱的基本衍射的峰值(0)的附近进行了放大的放大图。从没注入C离子的试料那里来的X线衍射光谱S×non-impla.中可知，不注入C离子时，由于热处理，0次峰值的形状呈平缓的山形，半值幅扩大了。而且，存在于光谱S×as-grown峰值(0)两侧的小峰值Poa、Pob在光谱S×non-impla中完全看不见了。即暗示Si/Si0.8Ge0.2超晶格的结晶性和界面的明确性受损了。另一方面，从注入C离子的试料那里来的X线衍射光谱S×C+impla的峰值(0)的半值幅保持在较小的程度，并且，峰值(0)两侧的小峰值Poa、Pob依然存在。由此可知，注入了C离子的试料，即使在热处理之后仍保持着良好的结晶性。
图3是为考察高温热处理后结晶的稳定性而测定的、所述试料中超晶格上的Ge浓度的测定结果图。在图3中，靠外延成长而叠层了的试料中的Ge浓度分布曲线用Das-grown表示，叠层后注入C离子并进行了PTA处理(1000℃，15sec)的试料中的Ge浓度分布曲线用DC+impla表示，叠层后没有注入C离子，只进行了PTA处理(1000℃，15sec)的试料中Ge浓度分布曲线用Dnon-impla表示。如此图所示，在外延成长时能得到的是Si0.8Ge0.2层的Ge浓度极高、而Si层的Ge浓度较低的陡峭的Ge浓度分布。但如果热处理没有注入C离子的试料，则浓度分布曲线Dnon-impla呈平缓变化状态，即使Si层内也有很多的Ge原子在漂移和扩散。与此相比，注入了C离子的试料进行了热处理后其浓度分布曲线DC+impla也没变得多么平缓，Ge原子向Si层的移动也较少。而且，图3的Ge浓度分布无论那种试料都因测定感度的局限性而比实际浓度分布显得平缓些。
综上图1(a)、图2、图3的数据可知，首先，对没有注入C离子的试料，假定计算模型界面的Ge原子的分布在所定幅度内扩展，则以此模型可以估算出Si0.8Ge0.2层单方面扩大了约1.7nm，即测定结果与看到的以前的Si/SiGe异质结的半导体器件的Si/SiGe异质界面的构造紊乱的SiGe层的扩大情况相一致。可这并是Ge原子数增加了，所以认为SiGe层增大Si层缩小是没道理的，实际上应解释为因Ge原子的漂移和扩散使Si/SiGe异质界面的构造发生了紊乱。因此可以推断，通过预先注入C离子，就可以抑制此后的热处理所引起的Ge原子的漂移和扩散，从而使Si/SiGe异质界面的紊乱减少并能保持良好的结晶性。
图5(a)、(b)是说明注入了C离子的试料和不注入C离子的试料的、由于热处理所引起的异质界面构造变化的剖视图。如图5(a)所示，不注入C离子时，由热处理所引起的Ge原子的漂移、扩散以及Ge原子向上方Si/SiGe界面的偏析等较大。而且，没有注入C离子的试料，在异质界面附近其组成结构会局部性地发生很大变化，Ge原子和Si原子(无图示)呈不构成结晶格模样的紊乱状态。结果造成异质界面不明确而且凸凹变大。与此相比，如图5(b)所示，注入了C离子的试料由于Ge原子的漂移和扩散得到抑制，所以保持了良好的结晶性，Si/SiGe异质界面明确而且比较平滑。不过，图5(b)的右图所示的是一种理想的状态，实际上即使注入了C离子的试料，异质界面也仍多少会有些紊乱。而且，即使注入了C离子的试料，C原子也会从SiGe层向Si层内移动。这些都已得到确认。
虽然注入C离子就可以抑制Ge原子的漂移和扩散的原因尚不清楚，但用此原理于Si/SiGe异质结的器件中，即使进行了使杂质活性化的热处理，但由于Ge原子的漂移和扩散得到了抑制，所以异质界面的明确度和平滑度能得到保持。而且，由于Ge原子的漂移和扩散得到抑制，Ge原子向Si/SiGe界面的偏析也得到了抑制。因此，在考虑Si/SiGe异质结的半导体器件制作时，只要在叠层了SiGe层和Si层之后将C原子注入或至少预先将C包含在SiGe中，就能使栅极和源漏极注入区域进行自我校正，从而能用较少的工序制造出半导体器件。
而且，C原子向Si层内移动之后，SiGe层内的Ge原子的漂移和扩散仍然被抑制着。由此可见，只要做到至少预先将C包含在Si层中，Ge原子的漂移和扩散造成的Si/SiGe异质界面构造的紊乱就能够得到抑制。
另一方面，利用C原子对Ge原子移动的抑制功能来形成有Si/SiGe异质结的场效应晶体管时，场效应晶体管的栅绝缘模、特别是栅氧化膜的可靠性会因杂质的加入而劣化。因此，从保障栅绝缘膜可靠性的观点出发，不希望在栅绝缘膜内产生由C，O，H等元素化合而成的各种有机物。在此，作为第2有效改善措施，应是谋求在将C导入SiGe层时，不使C对栅绝缘膜起破坏作用的手段。
下面，以上述试验结果为依据说明
具体实施例方式第1实施例图6(a)是表示本发明实施例1HMOS晶体管构造的剖视图。图6(b)是表示图6(a)中区域R10a构造的剖视图。
在图6(a)、(b)中，101是表示Si基片，106是表示Ge原子，116是表示P+多晶硅构成的栅极，117是表示SiO2层，142是表示由本征的Si构成的i-Si间隙层，118是含C的下部Si间隙层，119是i-Si1-yGey层(0＜y＜1，例如y＝0.2)，135是SiO2/Si界面，136是Si/Si1-yGey异质界面，151是源(极)接点，152是漏(极)接点，153是源(极)区域，154是漏(极)区域。
因为图(a)、(b)所示的HMOS晶体管与图13(a)、(b)所示的已有实施例1的HMOS晶体管的基本构造相同，所以以下主要对与本实施例有关的晶体管特征部分进行说明。
本实施例是将i-Si1-yGey层119的膜厚设定在临界膜厚以下，因而能不破坏平衡而保持其结晶性，利用压缩形变来接受载流子(空穴)移动度的调制。如同已说明的那样，为了比设置在Si基片上的同质结晶体管更能发挥出其有利的传导特性，要求保持有明确而且平滑的异质界面。在此为防止Ge原子的移动、扩散和Ge原子向栅氧化膜正下方的偏析，在i-Si1-yGey层119的上方设置含C的下部Si间隙层118。为了不至于给晶体管的特性或能带构造带来不好的影响，最好把C的浓度设定在1％以下。图为含C，进行叠层各层的工序或即使叠层后进行的使杂质活性化的热处理，都不会使异质界面失于其原有的清晰度和光滑度。
因此，如图6(b)所示，利用价电子带(价能带)一侧的能带偏移(异质阻档层)把空穴关闭，就能作为异质结型PMOSFET来使用。接着，通过给栅极116加上负电压，把Si/Si1-yGey异质界面136的附近区域置于翻转状态，沿Si1-yGey异质界面136形成关闭正载流子(空穴)的P沟道，使载流子从源极区域153向漏极区域154方向，在P沟道中高速漂移。这时，Si/Si1-yGey界面136是平滑的，沿着平滑的Si/Si1-yGey异质界面136，P沟道被形成，所以，能够使载流子更高速地流动。
下面，参照图7(a)-(b)说明本实施例的HMOSFET的制造方法。如上所述，Si/SiO2界面135上有C存在，就可能使栅绝缘膜的可靠性降低。对此，本实施例中，在含C的下部i-Si间隙层119上设置不含C的i-Si间隙层142，在形成栅氧化膜时，使用用氧来侵蚀(氧化)i-Si间隙层142的方法(氧化法)。
首先，在如图7(a)所示的工序中，用外延成长法在Si基片101上形成i-Si1-yGey层119。
其次，在图7(b)所示的工序中，在i-Si1-yGey层119上依次堆积含C的下部Si间隙层118和不含C的i-Si间隙层142。在此，做为让下部Si间隙层118含C的方法，有离子注入法、CVD法、UHV-CVD法、MBE法等。在采用离子注入法时，在图7(b)所示工序的过程中，在下部Si间隙层118形成之后，i-Si间隙层142形成之前，可进行C离子注入。
还有，在图7(c)所示工序中，氧化i-Si间隙层142形成由栅(极)氧化膜构成的SiO2膜117。这时，考虑C的扩散和Si的氧化速度，能够在Si/SiO2界面135到达含C的下部Si间隙层118的前一刻(约750℃)使氧化停止。
其后，在如图7(d)所示工序中，在堆积了P+多晶硅膜之后，通过将其形成图形(制作布线图)来形成栅电极116。虽然这里省略了对后面的工序进行图示，但与一般MOS晶体管的制作工序一样，从栅电极的上方将载流子用杂质(在本实施例中是氟化硼BF2+)的离子注入基片内，形成对栅电极116进行自我匹配的源极区域153以及漏极区域154(参照图6(a)所示)。并且，在基片上堆积了金属膜之后，将其图形化，形成源极接点151和漏极接点152。
按照本实施例的制作方法，依照图7(a)-(d)所示的工序，利用C对Ge原子移动的抑制作用，能抑制位于Si/Si1-yGey异质界面136附近的Ge原子的漂移和扩散，所以界面的明确性和平滑性得到保持，而且还能抑制由于栅极氧化时的Ge原子向SiO2膜117附近偏析造成的可靠性下降等不利影响。
综上所述，做为使下部Si间隙层118含有C的方法，有低加速能量离子注入法、使用甲基硅烷(SiH3CH3)的CVD法、UHV-CVD法以及MBE法等。无论采用哪一种方法都可以。采用离子注入法时，i-Si1-yGey层119也多少被注入了些C，但用CVD法，UHV-CVD法、MBE法等时，可以做到只让下部Si间隙层118含C。只是既使是在使用CVD法，UHV-CVD法、MBE法的情况下，也可以让i-Si1-yGey层119也含C。
再者，虽然从抑制Ge原子的漂移、扩散的作用的角度考虑，给予下部间隙层118等的含C量多一些也没关系，但我们知道，实际上C的浓度一超过1％就会给Si层和SiGe层的结晶构造带来不利影响。因此，为了保持利用Si/SiGe异质结的半导体器件有良好的工作特性，C的浓度最好设在1％以下。
实施例2图8是截取实施例2的半导体器件的一部分来表示的剖视图。此图是代表性地表示图9(b)所示的栅极、栅极绝缘膜、含有沟道的区域R20b的纵剖面构造的示意图，也是表示已有实施例2的图14(a)所示的、无论做为PMOSFET还是做为NMOSGET都能发挥作用的通用叠层膜的结构图。图8的左侧表示施加负栅偏压时的价电子带，图8的右侧则表示加上正栅偏压时的传导带。
图8中，106是表示Ge原子，107是表示C原子，143是表示掺杂剂原子，117表示做为栅极绝缘膜起作用的SiO2层，142表示由本征的Si构成的i-Si间隙层，118表示含C的下部Si间隙层，119表示i-Si1-yGey层(0＜y＜1，例如y＝0.2)，120表示含有C的i-Si层，121表示i-Si1-xGex衬垫层，122表示δ掺杂层，135表示SiO2/Si界面，137表示第1异质界面，138表示第2异质界面，139表示第3异质界面。
与已有实施例2一样，在本实施例中也展示了用含有Si1-yGey层的N型和P型MOSGET构成的HCMOS器件的例子。与形成在Si基片上的同质结型的晶体管相比，本实施例的HCMOS器件具有优良的传导特性，而且是使用同样的叠层膜来形成N型MOSFET和P型MOSGET，所以可望简化制造工序。
如图8所示，用没有图示的Si1-xGex缓冲层(0＜x＜1，例如x＝0.3)来减缓形变、再在此基础上进一步形成i-Si1-xGex衬垫层121。而且还在i-Si1-xGex衬垫层121中形成给N沟道提供载流子用的δ掺杂层122。还有，把接受了张力形变的i-Si层120、形变得到缓和的i-Si1-yGey层119(y＝0.2)以及接受了张力形变的i-Si间隙层118叠层到i-Si1-xGex衬垫层121上，作为栅极氧化膜进一步形成SiO2层117和栅极116。
图8的左图和右图表示下述价电子带和传导带该电子带是为了使下述的晶体管做为PMOSFET来发挥作用而施加负栅极偏压(NegatiueGate Bias)时的价电子带。传导带是为了使下述晶体管作为NMOSFET来发挥作用而施加正栅极偏压(Positive Gate Bias)时的传导带。晶体管是具有图8中央部分所示叠层构造的晶体管，即让同样的构造的叠层膜，既可作为PMOSGET又可作为NMOSFET来发挥其两种不同的作用是可能的。
让图8中央所示的部分作为PMOSGET起作用时，利用i-Si1-yGey层119和i-Si间隙层118的界面的第1异质界面137的价电子带一侧的能带偏移，将空穴关闭到沟道中，给栅极(无图示)施加负栅偏压(Negative Gate Bias)使空穴漂移。这时，通过改变i-Si1-yGey层119的Ge含有率等调整形变的大小，能够调整第1导质界面137的能带偏移的大小。
让图8中央所示的部分作为NMOSGET起作用时，利用i-Si层120和i-Si1-xGex衬垫层121之间的第3的异质界面139的传导带一侧的能带偏移将电子关闭到N沟道中，给栅极加上正栅偏压(Positive GateBias)使电子漂移。与PMOSFET的情况不同，N沟道被形成在Si层上与PMOSFET的情况相同，通过调整形变的大小也可以调整能带偏移的大小。
图9(a)、(b)是表示实施例制造方法的一部分的剖视图，依照本实施例，构成沟道基础部分的制造方法与上述已有实施例2也是相同的。
首先，用图9(a)所示工序，在Si基片(没有图示)上形成Si1-xGex衬垫层123(x＝0.3)和i-Si1-xGex衬垫层121(x＝0.3)。而且，通过在i-Si1-xGex衬垫层121外延中局部地进行杂质掺杂，来形成δ掺杂层122。接着，在i-Si1-xGex衬垫层121上叠层下述各层即含有C的同时又接受了张力形变的i-Si层120、形变被缓和了的i-Si1-yGey层119(y＝0.2)以及含有C并接受了张力形变的下部Si间隙层118。在此，作为使i-Si层120以及下部Si间隙层118含有C的方法，与实施例1相同，有离子注入法、UHV-CVD法、MBE法等。无论用哪一种方法都可以。采用离子注法时，可以在形成i-Si层120之后立刻用低加速能量注入C。而且，在形成i-Si1-yGey层119和下部Si间隙层118之后再把C离子注入i-Si层120上，就能使i-Si层120、i-Si1-yGey层119以及下部Si间隙层118也含有C。此方法的优点是注入工序一次就完成。在用CVD法时，能用含有甲基硅烷(SiH3CH3)等的气体。
还有，在图9(b)所示工序中，氧化i-Si间隙层142形成由栅极氧化膜构成的SiO2膜117。这时，考虑C的扩散和Si的氧化速度，能在Si/SiO2界面135到达含C的下部Si间隙层118的前一刻(约750℃)使氧化停止。
其后，在堆积了P+多晶硅膜之后，通过将其形成图形来形成极极116。虽然这里省略了对后面的工序进行图示，但与一般MOS晶体管的制作工序一样，从栅极上方把载流子用杂质(在本实施例中是氟化硅BP2+)的离子注入基片内，形成对栅极116进行自我匹配的源极区域153以及漏极区域154(参照图6(a)所示)。并且，在基片上堆积了金属膜之后，将其图形化，形成源极接点151和漏极接点152。
根据本实施例的半导体器件以及其制作方法，与已有实施例2不同，通过把C掺杂到i-Si层120和下部Si间隙层118，能够抑制伴随着第1异质界面137、第2异质界面138以及第3异质界面139的Ge原子106的漂移·扩散产生的异质界面构造的紊乱，能够抑制晶格缺陷的产生以及伴随着Ge原子106向Si/SiO2界面的分离所产生的栅极绝缘膜可靠性的下降等。
而且，在利用了实施例2的Si/SiGe异质结的半导体器件中。通过改变栅偏压的方向(极性)，用共同的叠层构造来区别使用NMOSFET和PMOSFET是可能的，所以用STI等分离一种叠层构造分别形成源极、漏极和栅极，从而能用比较简单的工序形成具有优良传导特性的HCMOS器件。
另外，关于所期望的C的浓度范围，如实施例1所述的那样设定。
实施例3图10是表示下述半导体器件(HMOS晶体管)一部分的剖视图。该半导体器件是有Si/SiGe异质结的Si层具有了倾斜的C浓度分布时的实施例3的半导体器件(HMOS晶体管)。此图表示相当于实施例1区域R10a部分的构造。
在图10中，101表示基片，106表示Ge原子，116表示由P+多晶硅构成的栅极，117表示SiO2层，142表示由本征Si构成的i-Si间隙层，118表示在倾斜的C浓度分布条件下的含C的下部Si间隙层，119表示i-Si1-yGey层(0＜y＜1，例如y＝0.2)，135表示SiO2/Si界面，136表示Si1-yGey异质界面。
本实施例的HMOS晶体管具有与图6所示的HMOS晶体管几乎相同的构造，但本实施例的HMOS晶体管的特征与实施例1不同，下部Si间隙层118中的C浓度在Si/SiGe异质界面136附近最大，从Si/SiGe异质界面136向着i-Si间隙层142方向，C的浓度呈单调减小态势，在与i-Si间隙层142的界面上C的浓度几乎为0。
C的这种浓度分布由下述方法可以得到，即在形成下部间隙层118时，利用CVD法、UHV-CVD法或MBE法使作为原料气体的C形成用气体的含量逐渐减少的方法。
根据本实施例，加上与实施例1同样的效果，下部Si间隙层118的C浓度在i-Si间隙层142的界面上是0，所以能够有效地抑制C原子到达SiO2层117，因此，能够有效地防止SiO2层117可靠性的下降和起因于界面水平形成的载流子移动度的下降。
实施例4图11是表示下述半导体器件(HMOS晶体管)一部分的剖视图。该半导体装置是两个有Si/SiGe异质结的Si层都具有了倾斜的C浓度分布时的实施例4的半导体器件(HMOS器件)的一部分的剖视图。此图表示把相当于实施例2的相应区域R20b部分扩大到含有栅极和缓冲层区域后的构造。
在图11中，101代表Si基片，106代表的Ge原子，107代表C原子，143代表掺杂剂，116代表由P+多晶硅形成的栅极，117代表作为栅极绝缘膜发挥作用的SiO2层，142代表由本片Si形成的i-Si间隙层，118代表以倾斜的浓度分布含C的下部Si间隙层，119代表具有倾斜的Ge含有率分布的i-Si1-yGey层(0＜y＜1)，120代表以倾斜的浓度分布含C的i-Si层，121代表i-Si1-xGex衬垫层，122代表δ掺杂层，123代表形成被缓和的Si1-xGex缓冲层(x＝0.3)，135代表SiO2/Si界面，137代表每1异质界面，138代表第2异质界面，139代表第3异质界面。
与已有实施例2一样，本实施例也展示了用含有Si1-yGey层的N型和P型MOSFET来形成HCMOS器件的例子。与形成在Si基片上的同质结型晶体管相比，本实施例的HCMOS器件具有优良的传导特性，而且，由于是用通用的叠层膜形成N型MOSFET和P型MOSFET，所以可望简化制造工序。
本实施例的HCMOS器件具有与图8所示的实施例2的HCMOS器件几乎相同的结构，但本实施例的HCMOS器件在以下各点上具有与实施例2不同的特征。关于这一点，参照图12(a)、(b)进行说明。
首先，下部间隙层118中的C浓度在Si/SiGe异质界面137附近最大，从Si/SiGe异质界面137向着i-Si间隙层142方向C的浓度呈单调减小态势，在与i-Si间隙层142的界面上，C的浓度几乎为0。与已说明过的实施例3相同，为了尽量避开C对SiO2层117的不良影响，C具有上述这种浓度分布是有效的。
其次，i-Si1-yGey层119中的Ge含有比，从第2的异质界面138向第1异质界面127方向，呈递增分布状态。如图12(a)所示，通过使i-Si1-yGey层119中Ge的含有率呈倾斜分布状态，调制价电子带端的能量水平Ev，上下调整形成在第1异质界面137上的关闭空穴用的P沟道的深度，就能够自由地控制PNOSFET的门限电压。此时，对NMOSFET的特性没有任何影响，所以能够把PMOSFET的特性控制在最恰当的数值上。而且，因为能提高关闭空穴的效率，所以能够减少形成在Si/SiO2界面135一侧的寄生沟道里流动的载流子的比例从而提高移动度。
再者，i-Si层120中C的浓度从第3异质界面139的第2异质界面138方向，呈逐次递减的倾斜分布状态。通过设定C的这种浓度分布，因为给栅极116施加正电压形成在i-Si层120中的N沟道，形成在SiGe间隙层121附近的位置上，所以提高载流子的生成效率，能提高NMOSFET的驱动力，与此同时，能够调整NMOSFET的门限值电压。其中，上述的SiGe间隙层(2)是用掺杂剂原子143进行δ掺杂而成的。关于其作用，参照图12(b)进行说明。
在Si(001)层面上使含C的Si层成长时，使Si层含C所产生的形变是张力形变。如果设C的浓度为t(％)，则张力形变为0.35t。据计算，含C的Si传导带端的能量水平EC相对于不含C的Si传导带端的能量水平是以-4.9t(eV)的比例移动(向价电子带一侧移动)，价电子带端的能量水平EV是以-1.5t(eV)的比例移动(向传导带一侧移动)。当C具有变化组成时，例如使C的浓度t从0.03％变化到0％时，价电子带端的能量水平EV向传导带方向转移45meV。
本实施例的PMOSFET的情况，在被缓和了的Si1-xGex层上形成含C的i-Si层120，并给i-Si层120以张力形变，所以，虽然也响应基础Si1-xGex层(在此为i-Si1-xGex衬垫层121)Ge的含有比而变化，但仍可以认为受到张力形变的i-Si层120接受同样的能带调制。
即如图12(b)所示，通过全面的增减C的浓度，换句话说是使C浓度的倾斜发生变化，就能够控制N沟道附近的传导带端的能量水平EC，在不影响PMOSFET特性的情况下，更加自由地调控NMOSFET的门限电压。
这种C的浓度分布，在形成下部间隙层118和i-Si层120时，可以通过使用CVD法、UHV-CVD法或MBE法给相对于原料气体的C形成用气体的含量逐渐减小来得到。
另外，在本实施例中提到，希望使下部Si间隙层118和i-Si层120双方都含有呈倾斜浓度分布的C，但实际上也可以只让任意一方含有倾斜的C浓度而让另一方几乎均匀分布。
根据本发明的半导体器件及其制作方法，在叠层由多种元素的混晶组成的第1半导体层和第2半导体层以形成异质结的半导体器件时，使第2半导体层含有了能阻碍形成第1半导体层的多种元素中的至少一种元素的移动的移动性物质，所以能够改善半导体器件耐热性。
图1(a)、(b)分别表示利用Si/Si0.8Ge0.2超格子的X线分离得到的观察结果和对光谱中峰值的说明。
权利要求
1.一种半导体器件，其特征是，具有半导体基片、第1半导体层和第2半导体层，其中，第1半导体层是设置在上述半导体基片内、由多种元素的混合晶构成，而第2半导体层是设置在同一半导体基片内接续着第1半导体层，它含有移动阻碍性物质，这种阻碍性物质能阻碍构成第1半导体层的多种元素中的至少一种元素的移动，作为用第1半导体层和第2半导体层形成的异质结组成的半导体元件发挥性能。
2.根据权利要求1所述的半导体器件，其特征是，所述第1半导体层是Si1-yGey层(0＜y＜1)，所述第2半导体层是Si层，所述移动阻碍性物质是C(碳)。
3.根据权利要求1或2所述的半导体器件，其特征是，所述C(碳)的浓度在1％以下。
4.根据权利要求2所述的半导体器件，其特征是，所述Si层设置在比所述Si1-yGey层更靠近半导体基片的表面处；所述Si层中的所述C的浓度，离Si1-yGey层越远则越小，呈递减分布。
5.根据权利要求2所述的半导体器件，其特征是，所述Si1-yGey层具有临界膜厚以下的厚度，受到压缩变形。
6.根据权利要求2所述的半导体器件，其特征是，所述半导体器件是场效应晶体管，该晶体管具有设在所述半导体基片上的栅极和位于所述栅极下方的、形成在所述Si层上的沟道。
7.根据权利要求6所述的半导体器件，其特征是，具有夹在所述栅极和所述Si层之间的栅极绝缘膜。
8.根据权利要求7所述的半导体器件，其特征是，具有夹在所述栅极绝缘膜和Si层之间的本征Si层。
9.根据权利要求6至9中任一权利要求所述的半导体器件，其特征是，所述Si层设置在比Si1-yGey层更靠近半导体基片的表面，所述Si层中的所述C的浓度，离所述Si1-yGey层越远则越小，呈递减分布。
10.根据权利要求2所述的半导体器件，其特征是，所述Si层设置在比所述Si1-yGey层更靠近半导体基片的表面；还具有以下各层设在所述Si1-yGey层下方的、含C的第2Si层；设在所述第2Si层下方的Si1-xGex层(0＜x＜1)；设在以下区域内的、含有高浓度载流子用杂质的δ掺杂层，该区域指接近所述Si1-xGex层内的所述第2Si层的区域；所述半导体器件是具有以下组成部分的CMOS器件设在所述半导体基片上的栅极和位于所述栅极下方的、形成在Si1-xGex层上的P沟道的P型场效应晶体管，和设在所述半导体基片上的栅极和位于所述栅极下方的、形成在Si层上的N沟道的N型场效应晶体管。
11.根据权利要求10所述的半导体器件，其特征是，所述Si层以及第2Si层受到张力形变、所述Si1-xGex层的形变被缓和。
12.根据权利要求10所述的半导体器件，其特征是，还具有分别设在所述P型以及N型场效应晶体管的栅极和Si层之间的栅极绝缘膜。
13.根据权利要求12所述的半导体器件，其特征是，还具有分别设在所述P型以及N型场效应晶体管的栅极绝缘膜和Si层之间的本征Si层。
14.根据权利要求12所述的半导体器件，其特征是，所述Si层中C的浓度，离所述Si1-yGey层越远则越小，呈递减分布。
15.根据权利要求10至14中任一权利要求所述的半导体器件，其特征是，所述第2Si层中所述C的浓度，离所述Si1-xGex层越远则越小，呈递减分布。
16.根据权利要求10至14中任一权利要求所述的半导体器件，其特征是，所述Si1-yGey层中的Ge的含有比例，从所述第2Si层直到所述Si层，呈递增分布状态。
17.一种半导体器件的制造方法，其特征是，包含以下工序由多种元素的混合晶构成的第1半导体层形成在基片上的工序(a)；在所述第1半导体层上形成第2半导体层的工序(b)；在所述工序(b)之后，注入具有能阻碍构成第一的半导体层的多种元素中的至少一种元素移动的、移动阻碍性物质的离子，在所述第1以及第2的半导体层上掺杂所述移动阻碍性物质的工序(c)；利用上述第1半导体层和第2半导体层构成的异质结来形成半导体器件。
18.根据权利要求17所述的半导体器件的制造方法，其特征是，所述第1半导体层是Si1-yGey层(0＜y＜1)，第2半导体层是Si层，上述移动阻碍性物质是C(碳)。
19.根据权利要求18所述的半导体器件的制造方法，其特征是，该制造方法还包含以下工序在所述工序(b)之后，所述工序(c)之前，在所述Si层上形成本征Si层的工序；在所述工序(c)之后，氧化所述本征Si层，形成直达所述Si层前的氧化膜的工序。
20.一种半导体器件的制造方法，其特征是，包含以下工序在基片上形成由多种元素的混合晶构成的第1半导体层的工序(a)；所述第2半导体层包含着具有能阻碍构成第1半导体层的多种元素中的至少一种元素移动的、移动阻碍性物质；而一面控制所述移动阻碍性物质的浓度，使其向上方呈递减状态，一面在所述第1半导体层上形成第2半导体层的工序(b)；利用所述第1的半导体层和第2的半导体层构成的异质结来形成半导体器件。
21.根据权利要求20所述的半导体器件的制造方法，其特征是，在所述工序(b)中，使用CVD法、UHV-CVD法以及MBE法中的任意一种方法。
22.根据权利要求20或21所述的半导体器件的制造方法，其特征是，所述第1半导体层是Si1-yGey层(0＜y＜1)，第2的半导体层是Si层，上述移动阻碍性物质是C(碳)。
23.根据权利要求22所述的半导体器件的制造方法，其特征是，该制造方法还包含以下工序在所述工序(b)之后，在所述Si层上进一步形成本征Si层的工序；氧化所述本征Si层，形成直达所述Si层前的氧化膜的工序。
全文摘要
一种半导体器件及其制造方法是在半导体基片上设置含C的下部Si间隙层118、i－Si
文档编号H01L29/10GK1260595SQ0010029
公开日2000年7月19日 申请日期2000年1月14日 优先权日1999年1月14日
发明者幸康一郎, 斋藤彻, 久保实, 大仲清司, 浅井明, 片山幸治 申请人:松下电器产业株式会社