专利名称：半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件的制造方法。更详细地说是涉及一种形成适用于制造超高集成度半导体器件的优异的接触插塞的半导体器件的制造方法。
背景技术：
在利用电路线宽在0.16μm以下的技术制造半导体器件时，降低接触电阻一般是非常重要的。
直至最近，在形成半导体器件的接触时适用的硅接触插塞中，在接触孔形成后，接触孔内真空镀敷多晶硅，并且通过化学机械抛光(CMP化学机械抛光)工序，使其平坦化。
近年来，在形成半导体器件的接触时，利用选择性外延硅生长(SEGSelective Epitaxal Growth)技术的形成接触插塞的方法，取代利用上述多晶硅形成接触插塞的方法，可以缩小器件的体积和简化工序，从保证其电气特性的观点获得了高的评价。
因此，如果可以利用上述选择性外延硅生长技术形成插塞，不仅可以缩小单元的体积，而且还可以同时解决间隔填充与接触电阻的增加等问题。而且在这种情况下，由于可以省略用于插塞分离时的化学机械抛光(CMP)工序与硅槽刻蚀(SRESilicon recess etch)，因此，还可以期待工序简单化。
但是，在插塞形成时运用选择性外延硅生长技术时也存在着很多需要解决的问题。其一，根据图形物质(即选择性外延硅生长形成成长窗的物质)保证选择性。况且，以保证单元活性区的维数，在运用自调整接触(SACSelf-Aligned Contact)蚀刻概念时，必然出现氮化膜表面。
一方面，选择性外延硅生长根据图形物质，有时会由于选择性、热应力所产生的缺陷导致不同的面(Facet generation)产生。
一般说来，在LPCVD(低压化学气相沉积)情况下，在温度850℃以下，氮化膜系列物质比氧化膜系列物质更难保证其选择性。从而，为了要保护其选择性，就必须降低生长速度，因此增加了给与器件的热负载(Thermal budget)下面根据这一观点，参照本发明的
涉及一种现有技术的半导体器件制造方法的一个实施方式。
图1～图4是说明有关现有技术的半导体器件制造方法的一种实施方式的工序剖面图。如图1所示，有关现有技术的半导体器件制造方法是在硅衬底1上形成栅极3，并在栅极3的侧面形成侧壁间隔5。其后，在图中未标出的侧壁间隔5的两侧下面的硅衬底1上，注入夹杂物，以形成夹杂物接合区。以后，在包含栅极3与侧壁间隔5的硅衬底1上，真空镀敷层间绝缘膜7。
然后，如图2所示，进行利用激光刻蚀图形技术形成对层间绝缘膜7的掩膜工序，以及进行利用该工序的图形制作工序，形成使夹杂物接合区(图中未示出)暴露的插塞接触孔9。
以后，如图3所示，在包括插塞接触孔9在内的层间绝缘膜7的上面，真空镀敷可充填插塞接触孔9的非晶体硅层11。
其后，对非晶体硅层11进行CMP工序或硅槽刻蚀(Silicon recess etch)工序，在插塞接触孔9内，形成与夹杂物接合区(图中省略实现)电接触的接触插塞11a。
但是，上述现有技术的半导体器件的制造方法，特别是在电路线宽在0.16μm以下的技术中的具有高纵横尺寸比(High aspect ratio)的接触孔与接触插塞形成时，均存在如下的问题。
上述现有技术中，在形成多晶硅(Poly)后，为了在硅上形成插塞，需使氧化膜平整化(CMP工序)和形成接触孔，况且，还经过真空镀敷非晶体硅和插塞分离(CMP工序或硅槽刻蚀)等工序，于是相对多耗费制造费用。
另一方面，在管状真空镀敷硅装置(Tube type LPCVD)中，一般不具备原位清洗(in-situ cleaning)功能，因此，不能防止在单元与插塞的界面上生成自然氧化膜。该现象使多晶硅的插塞的接触电阻(contact resistance)比选择性外延硅生长的接触电阻大3倍以上。
而且现有技术的制造方法也还有缩小接触孔的大小和随着纵横尺寸比的增加真空镀硅的间隔填充能力等问题。
况且，在现有技术的制造方法，与选择性外延硅生长(处延层)比较，有时能促使对高浓度夹杂物的非晶体或多晶体硅后续处理的磷(Phosphorus)的扩散行为，使器件性能降低。
以下对图中未示出的，有关现有技术的半导体器件制造方法的其它实施方式，进行简单说明。
有关现有技术的半导体器件制造方法的其它实施形式，利用氮化膜材料，将层间绝缘膜真空镀敷在形成栅极和夹杂物接合区的硅衬底上。
其后，有选择地将层间绝缘膜制作成图形，使夹杂物接合区裸露，形成接触孔。
以后，在接触孔内部保持氮化膜材料的层间绝缘膜图形及选择性，形成选择性外延硅生长的插塞。
通过在上述其它实施形式获得选择性外延硅生长，具有可减少接触电阻、简化插塞形成工序的优点。但是，上述现有技术中，采用LPCVD的情况下，为了保证氮化膜表面的选择性而增加盐酸(HCl)的含量，同时也不可避免地要降低选择性外延硅生长的生长速度。
在上述现有的制造方法中，由于氮化膜物质的热膨胀系数远比硅的热膨胀系数大的多，所以不能防止选择性外延硅生长因温度变化所产生的缺陷。
尚且，在现有技术中，采用UHV-CVD方法的情况下，对于氮化膜表面而言，不能保证其工序的安全系数。
在现有技术中，在900℃温度以下，在用氮化膜形成图形时与氧化膜图形相比，用于确保选择性的范围减少到约十分之一。
而且用作为一种材料的氮化膜形成图形时，选择性外延硅生长形成时的热膨胀系数与远比硅小的氧化膜相比，缺陷产生率高。
而且，在原位掺杂质状态，就更难保证氮化膜的选择性。即使能保证其选择性，则同时却不可避免地要减少晶体的生长速度。于是，由于增加了选择性外延硅生长的热负载，所以也就导致器件性能的下降。
根据单元图形的密度和形状，有时会出现选择性外延硅生长的过度生长(over-growth)的现象，有可能引起后续间绝缘膜的CMP工序上的问题。
发明内容
因此，本发明是鉴于上述的现有半导体器件的制造方法中存在的诸多问题而研制的，本发明的目的在于提供一种形成适合于制造超高集成度半导体器件的优异的接触插塞的半导体器件的制造方法。
而且，本发明的另一个目的在于提供一种在形成插塞时能适合于选择性外延硅生长并使半导体器件的制造工艺简化的半导体器件制造方法。
本发明的又一个目的在于提供一种半导体器件的制造方法，该方法在形成接触插塞时，能降低插塞的接触电阻。
本发明再一个目的在于提供一种半导体器件的制造方法。该方法能使硅插塞在填充间隔所消耗的硅源量最小化，以节约制造费用。
本发明再一个目的在于提供一种半导体器件的制造方法，该方法通过促进在接触孔的侧壁的多晶硅生长，可以最大限度地缩短接触插塞制造工序的时间。
为达到上述目的，本发明的半导体器件的制造方法，其特征在于，包括在硅衬底上形成绝缘膜的阶段、在上述绝缘膜内形成接触孔的阶段、在上述接触孔的侧面形成氮化膜的阶段和在含有上述氮化膜的接触孔内形成选择性导电插塞的阶段。
在形成上述绝缘膜的以前阶段，包括上述硅衬底上形成栅极结构的阶段、在上述栅极结构的前面形成绝缘膜隔离墙的阶段、在位于上述栅极结构的上面侧的绝缘膜隔离墙部分上形成氧化膜阶段。
在位于上述栅极结构的上面侧的绝缘膜隔离墙部分上形成氧化膜的阶段包括在包含上述绝缘膜隔离墙的全部结构的上面形成氧化膜的阶段；和通过湿式刻蚀有选择地除去上述氧化膜，仅保留位于上述栅极结构上面侧的绝缘膜隔离墙部分上的氧化膜阶段。
上述选择性导电插塞，由在硅衬底表面上生长的选择性单晶硅生长和在接触孔侧面的氮化膜上生长的选择性多晶硅构成。
还包括对形成上述氮化膜的硅衬底进行等离子处理的阶段。
还包括对经上述等离子处理的硅衬底实施湿式清洗的阶段。
图1为说明现有技术的半导体器件制造方法的工序剖面图；图2为说明现有技术的半导体器件制造方法的工序剖面图；图3为说明现有技术的半导体器件制造方法的工序剖面图；图4为说明现有技术的半导体器件制造方法的工序剖面图；图5为说明本发明第一实施例的半导体器件制造方法的工序剖面图；图6为说明本发明第一实施例的半导体器件制造方法的工序剖面图；图7为说明本发明第一实施例的半导体器件制造方法的工序剖面图；图8是表示在本发明的单元与单元间用BPSG膜充填的示意图；图9是本发明单元区段(A部份)的扩大示意图；图10是表示利用稍大于本发明的单元区段的掩膜实行曝光、显影工序后只残留感光膜图形(PR)形状的示意图；图11是表示在本发明单元区段外壳上残留的层间绝缘膜与氧化膜的示意图；图12是说明本发明第二实施例的半导体器件制造方法的工序剖面图；图13是说明本发明第二实施例的半导体器件制造方法的工序剖面图；图14是说明本发明第二实施例的半导体器件制造方法的工序剖面图；图15是说明本发明第三实施例的半导体器件制造方法的工序剖面图；图16是说明本发明第三实施例的半导体器件制造方法的工序剖面图；图17是说明本发明第三实施范例的半导体器件制造方法的工序剖面图；图18是表示在本发明第二实施例的半导体器件制造方法中选择性形成硅插塞工序的有关剖面的透射型电子显微镜(TEM)照片；图19是表示在本发明第二实施例的半导体器件制造方法中选择性形成硅插塞工序的有关剖面的TEM照片；图20是在本发明第二实施例的半导体器件制造方法中用UHVCVD(超高真空化学气相沉积)在选择性外延生长单晶硅长时对在氧化膜图形上硅核生成开始时刻进行TEM分析的照片；图21是表示本发明第二实施例的半导体器件制造方法中氧化膜图形上的硅生长及其表面结构的TEM照片，(a)是没有完美地进行界面清洗的场合，(b)是完美地进行了界面无缺损清洗的场合；图22是表示本发明第三实施例的半导体器件制造方法中选择性形成硅插塞形成部分剖面的TEM照片；图23是表示本发明第三实施例的半导体器件制造方法中选择性形成硅插塞部分剖面的TEM照片。
具体实施例方式
以下参阅本发明的附图，说明涉及本发明的半导体器件制造方法的具体图5～图7为说明本发明第一实施例的半导体器件制造方法的工序剖面图。有关本发明最理想的第1实施例的半导体器件制造方法，如图5所示，首先在硅衬底21内形成限定元件形成区和元件分离区的沟槽器件分离膜23。
其后，在硅衬底21的元件形成区上形成栅极绝缘膜(图中未示出)和栅极结构25，在包括栅极结构25的硅衬底21的上面真空镀敷绝缘膜、例如、真空镀敷氮化膜(图中省略)，并且在其上实施各向异性蚀刻工序并除去氮化膜，仅仅保留栅极结构21上面和侧面的氮化膜，然后形成绝缘膜隔离墙27。
其后，在图中没表示，在绝缘膜隔离墙27的两侧下部的硅衬底21内，注入夹杂物，形成源极以及漏极用夹杂物接合区(图示中省略)。
然后，在包括绝缘膜隔离墙27的整体结构上面真空镀敷绝缘膜29，使其选择性地制作图形，形成使绝缘膜隔离墙27下面的硅衬底21部分露出的接触孔28。这时，通过自行调整接触方式形成接触孔28。
其次，通过等离子处理对整个器件实施干式清洗工序。此时，等离子处理意味着使用上述的刻蚀处理(post etch treatment)或干式清洗工序。
另一方面，在等离子处理时，同时送入NF3、O2等气体，以除去包括硅衬底活性区内碳的损坏层(damage layer)。然后对于等离子处理条件而言，采用NF3+O2的工序气体，并在NF3流量为10～100sccm(标准毫升/分钟)、O2流量为30～300sccm、He流量为100～2000sccm、功率为1～200W、压力为1mTorr～10Ttorr、温度为常温～200℃范围内实施。在此，实行等离子处理使硅衬底的损耗成为50以下。
然后，如图6所示，等离子处理后，对整体结构实施湿式清洗工序。此时，湿式清洗工序最好在等离子清洗后，不停顿地实施连续清洗。其原因在于由等离子除去损坏层后，会迅速地产生自然氧化膜的缘故。但是，极薄的自然氧化膜经湿式清洗工序很容易地被清除掉，在湿式清洗工序结束后，硅表面被氢钝化。
另一方面，湿式清洗工序分为两个阶段实施。第一阶段为清除有机物污染，将H2SO4与H2O2溶液的配比保持在1∶1～100∶1的比率，温度在80℃～120℃范围清洗1～20分钟；第二阶段使用由蒸馏水稀释成100～500倍的氢氟酸(HF)水溶液，除去硅衬底表面上的氧化膜。这时，氧化膜的刻蚀指标在约20～50范围内进行。
其后，如图7所示，在包括位于接触孔28侧面的硅衬底21露出表面的接触孔28内，使选择性外延硅插塞3 1生长。这时，在使选择性外延硅插塞31生长的工序中，可以选用LPCVD方法或UHVCVD方法。
首先，说明用LPCVD形成选择性外延硅插塞31生长的工序。
在采用LPCVD方法使选择性外延单晶硅长时，则以Si-H-CI系统为基础，可以使用DCS(二氯硅烷)-H2-HCI气体系统或MS-H2-HCI系统。
首先在使用DCS-H2-HCI气体系统的情况下，应该在温度750～850℃、压力5～760Torr、DCS流量0.1～1slm(标准升/分钟)、HCI流量0～1slm、H2流量30～150slm条件下实施。
另外，在使用MS-H2-HCI气体系统时，应在温度750～850℃、压力5～760Torr、MS(甲硅烷)流量0～1slm、HCI流量0.5～5.0slm、H2流量30～150slm条件下实施。
而且，在上述各自两种气体系统中作为共同的原位掺杂条件，以0.1～1.5slm流量使1～10％的PH3/H2流动。这时，选择性外延硅生长的目标由60％～100％的栅极间的宽度来决定的。例如，栅极间宽度为1000，则可生长600～1000。
这样，在硅衬底21的表面一侧选择生长单晶硅31a，同时通过在接触孔侧面的氮化膜隔离墙27一侧多晶硅31b边生长边互相结合，因此可以良好地填充接触孔。
另外，简略说明由UHVCVD法代替LPCVD法使本发明的单晶硅生长时的制造工序。
在用UHVCVD法形成本发明的选择性硅插塞31的情况下，在选择性单晶硅真空镀敷工序中，一般说来，对于氧化膜图形而言，硅核生长开始时选择性单晶硅最大厚度为培育厚度(incubation thickness)，普通为800～1200。
当然，通过添加氯气Cl2，可以人为地增加SEG厚度，相反可降低生长速度。因此，使用UHVCVD法形成选择性硅插塞时，因为运用上述培育厚度可以实现最大生长速度，所以，为提高工序的安全系数，添加Cl2也是可行的。
另外，用UHVCVD形成选择性硅插塞31的真空镀膜条件，采用Si2H6+Cl2+H2系统，在Si2H6流量0.1～10sccm、Cl2流量0～5.0sccm、H2流量0～20sccm内送风。尚且，上述真空镀膜工序利用H2中含有1～10％PH3的混合气体，在原位掺杂条件下实施。这时，在温度600～800℃、压力1～50mTorr范围内实施。而且，选择性生长硅插塞的厚度约达到60～100％的接触孔28的宽度。
另外，参阅图8～图11说明在选择性硅插塞形成后形成本发明第1实施例的源极/漏极工序的情况。
图8～图11表示在形成本发明第1实施例的选择性硅插塞31后的源极/漏极的形成工序的示意图。
首先，图8是表示单元40与单元40之间用BPSG膜50充填的示意图。图9是放大表示包括栅极60与元件分离膜29的单元40的区段(A部分)的示意图。图10是表示在使用比单元区段略大(例如1～10μm)的掩膜70覆盖单元40后，实施曝光以及显影工序，仅保留感光膜图形(PR)形状的示意图。
首先，使用旋转型湿式刻蚀装置(spin wet etcher)除去单元周边区域的氧化膜。其后，图中未示出，在除去氮化膜后，实施源/漏极离子注入工序，在硅衬底内形成源极/漏极(图中省略)。然后，在形成源极/漏极后，采用高密度等离子氧化膜(HDP)真空镀敷氧化膜(图中省略)后，用CMP工序使上述氧化膜平坦化。
图11是表示本发明的单元区段外壳上剩余的层间绝缘膜80与氮化膜90的示意图。
以下参阅附图，说明本发明第二、第三实施例的半导体器件的制造方法图12～图14是用于说明有关本发明第二实施例的半导体器件制造方法的工序剖面图。
图15～图17是用于说明有关本发明第三实施例的半导体器件制造方法工序剖面图。
图18～图19是表示在本发明第二实施例的半导体器件制造方法中，有关选择性硅接触插塞形成工序剖面的TEM照片。
图20是在本发明第二实施例的半导体器件的制造方法中，用UHVCVD使选择性生长单晶硅长时，对在氧化膜图形上硅核生长开始时刻，进行TEM分析的照片。
图21是表示在本发明第二实施例的半导体器件制造方法中，氧化膜图形上硅生长及其表面结构的TEM照片。
图22与图23是表示本发明第三实施例的半导体器件制造方法中，选择性硅插塞的形成部分的剖面的TEM照片。
本发明第二实施例的半导体器件制造方法，如图12所示，首先在硅衬底21内形成限定元件形成区和元件分离区的沟槽形器件分离膜23。
其后，在硅衬底21的元件形成区上形成栅极绝缘膜(图中省略)与栅极结构25。在包括栅极结构25的硅衬底21上真空镀敷绝缘膜，例如真空镀敷氮化膜(图中未标出)，并且在该膜上实施各向异性刻蚀，并有选择地除去，在栅极结构25的裸露表面形成绝缘膜隔离墙27。这时，在栅极结构25的上面和侧面形成绝缘膜隔离墙27。
然后，图中未示出，在绝缘膜隔离墙27的两侧下面的硅衬底21内，注入夹杂物，形成夹杂物接合区(图中省略)。其后，在包括绝缘膜隔离墙27的全部结构上面，真空镀敷绝缘膜29，并采用自调整接触方式对其选择性地制作图形，形成使绝缘膜隔离墙27下面的硅衬底21部分露出的接触孔28。
然后，在包括绝缘膜隔离墙27的全部结构的上面，依次真空镀敷PE-USG(等离子体强化无掺杂硅酸盐玻璃)氧化膜30。这时，PE-USG氧化膜30的厚度约为300～1000，此时所要求分步敷层(step coverage)必须满足50％以下。
而且，在真空镀敷PE-USG氧化膜30时，从SiH4、N2O、He等气体中选择一种气体，用于源气体，并调整压力0.1～50Toor、温度350～550℃、功率100～1000W。
然后，如图13所示，通过湿式蚀刻工序，有选择地除去PE-USG氧化膜30，仅仅在位于栅极结构25上侧的氮化膜隔离墙27的上面，保留约200～400左右的厚度。这时，通过湿式刻蚀工序，使接触孔28的侧面的氮化膜隔离墙27的表面和接触孔28下部的一部分硅衬底露出在外部。
而且，采用由蒸馏水(D1)稀释成50～100倍的HF酸溶液，在50～100℃温度下进行刻蚀PE-USG氧化膜30的工序。例如如果使分步敷层(stepcoverage)为50％的PE-USG膜真空镀敷成600厚度，湿式刻蚀技术指标则为300～400。
另外，即使在实施湿式刻蚀工序后，接触孔28的底部分在不能开口的情况下，也可以补充若干反应性离子腐蚀工序。这一措施很大程度上依赖PE-USG氧化膜30的分布图。根据需要，反应性离子刻蚀工序也可在达到约50～150时进行。
其后，在后续工序中，在形成选择性插塞之前，采用LPCVD法选择性生长硅时，在仅向真空室送入氢气H2的同时，还要实施原位清洗(in-situ)。这时，原位清洗工序在氢气送入的状态下使温度上升，以除去位于衬底界面上的氧化膜。
尚且，从工序时间与热负载(thermal budget)的侧面考虑，原位清洗工序采用快速加热处理RTP(Rapid Thermal Processing)方法是理想的。但是，也可以采用氢烧固处理。这时，RTP工序使温度瞬间升温到950℃[结块速度(ramping rate)10℃/秒以上]后，实施快速冷却到选择性硅生长温度，即550℃～630℃。另外，氢烧固工序应在温度750～950℃、30～150秒内和氢气氛围下实施退火处理。
其后，如图14所示，在包括位于接触孔(图中省略)侧面的氮化膜隔离墙27与硅衬底21的露出表面的接触孔(图中省略)内，使选择性外延生长硅插塞33。这时，在使硅选择性外延生长硅插塞33的工序中，可以选用LPCVD方法或UHVCVD方法。
首先，说明用LPCVD方法使硅插塞33选择性生长的工序。
在用LPCVD法使选择性外延生长硅生长的情况下，以Si-H-HCl系统为基准，可以使用DCS-H2-HCl气体系统或MS-H2-HCl系统。
首先在使用DCS-H2-HCl气体系统时，应在下述条件下实施温度750～950℃、压力5～150Toor、DCS流量0.1～1slm、Hcl流量0.1～1.0slm、H2流量30～150slm。
而且，在使用MS-H2-HCl系统时，应在下述条件下实施温度750～950℃、压力5～150Toor、MS流量0.1～lslm、HCl流量0.5～5.0slm、H2流量30～150slm。
尚且，以1～10％PH3/H2流量为0.1～1.5slm作为通用的原位渗杂质条件。这时，选择性生长硅的生长的目标取决于60～100％的栅极间的宽度。例如若栅极之间的宽度为1000，则可在生长600～1000的程度。
于是，由于在硅衬底21的表面侧选择生长单晶硅33a，同时在接触孔侧面的氮化膜隔离墙27侧多晶硅33b也边生长边相互结合，因此可以良好地填充接触孔。如图18与图19所示可知，在氮化膜上多晶硅生长，在硅衬底露出的表面单晶硅选择性生长。
另一方面，对用UHVCVD方法选择性生长硅插塞33的工序加以说明。
图20为用UHVCVD使单晶硅选择生长时，对在氧化膜图形上硅核生长开始的时刻进行TEM分析的照片。
在用UHVCVD法选择性形成硅插塞33的情况下，在选择性生长硅的真空镀膜工序中，对氧化膜图形的硅核生长开始的选择性生长硅的最大厚度为培育厚度(incubation thickness)，一般在800～1200。
当然，添加氯气Cl2，可以人为地增加硅选择性生长硅的厚度，相反则能降低其生长速度。因此，用UHVCVD法选择性形成硅插塞时，由于运用上述培育厚度，可实现最大的生长速度。所以，为了工序安全系数，采用添加Cl2的方法也可行的。
用UHVCVD法的选择性插塞33的真空镀膜条件，采用Si2H6+Cl2+H2系统，以Si2H6流量0.1～10sccm、Cl2流量0～5.0sccm、H2流量0～20sccm送风。而且，上述真空镀膜工序利用H2中含1％～10％的PH3的混合气体、在原位掺杂质条件下实施。这时，在温度600～800℃、压力1～50mToor范围内进行。
另外，若在硅选择性插塞33的真空镀膜中添加GeH4，则不仅改善对PE-USG氧化膜的选择性，同时还增加了生长速度。这时，GeH4，最好以约0～10sccm的流量流入。SSG插塞的生长厚度达到接触孔31宽度的约60％～100％。
一方面，如图21(a)所示，在未完美地进行界面清洗的情况下，在氧化膜上也容易消失选择性。硅窗(window)，即在单晶硅选择性生长部位也能大量出现如表面结构的缺陷。然而，图21(b)是经过完整地清洗界面时的SEM照片。由该照片可知，呈现出几乎未产生缺陷的表面结构。
而且，作为本发明第三实施例，一般性工序实施与第二实施例相同的工序，但是，为了取代第二实施例中氮化膜隔离墙，如图15所示，在栅极结构45的上表面与侧面形成氧化膜隔离墙47。
其后，在整体结构上真空镀敷绝缘膜49，并通过自调整接触方式有选择地除去绝缘膜49，形成使氧化膜隔离墙47与硅衬底41露出的接触孔50后，在整体结构上面真空镀敷氮化膜51。以后，如图16所示，对氮化膜51实施各向异性刻蚀工序或其它刻蚀工序，在位于接触孔50的侧面的氧化膜隔离墙47的侧面形成氮化膜图形51a。
然后如图17所示，在包括氮化膜电路图形51a的接触孔50内，选择性形成硅插塞53。这时，选择性真空镀膜硅插塞53的条件或方法，采用与第二实施例相同的条件和方法。
如图22与图23可知，在氮化膜上生长多晶硅53b，同时在硅衬底露出的表面，选择性生长单晶硅53a。
本发明不受上述实施例的限制，在不脱离本发明的技术领域内可以通过各种方式变化实施。
如上所述，在本发明的半导体器件的制造方法中，在自调整接触图形的氮化膜衬底的侧面选择性生长多晶硅层，在接触孔下面的硅衬底表面选择性生长单晶硅，在选择性生长单晶硅的形成工序时，由于可以提高选择性的安全系数，因此，可以增加插塞生长速度。
再者，由于通过在自调整接触图形的氮化膜隔离墙的上侧形成很薄的PE-USG氧化膜，在接触孔的侧面形成氮化膜隔离墙，在选择性生长硅的形成工序时，可以提高氧化膜和氮化膜的选择性的安全系数，从而增加插塞的生长速度。
由于通过促使在氮化膜隔离墙侧面上的硅生长可以进一步提高选择性单晶硅(SEG)应用的可能性，因此可以简化其工序。
而且，由于在形成插塞时，可以形成利用选择性单晶硅等的插塞，因此，与现有的采用管状多晶硅形成的插塞相比，可以明显降低插塞接触电阻(例如，比管状多晶硅约下降30％)，因此通过用位于接触孔侧壁的氮化膜促使硅晶生长，由于明显减少选择性生长多晶硅的生长指标，所以可以缩短其工序时间。
如果在氮化膜表面形成等离子电荷(charge)及由撞击(bombardment)产生的缺陷源(defects source)，则因为更加大了氮化膜与氧化膜之间的选择性，所以可以大幅度保证工序安全系数。故此，经过这种等离子处理，可以全部除去刻蚀损伤，在硅插塞工序时，即使不实施初始的氢烧固(H2-bake)处理，也可以生长外延层。
而且，在位于栅极结构上侧的PE-USG氧化膜，通过降低掩膜氮化膜的高度也可以提高自调整接触(SAC)工序。
而且由于过生长可能性非常低，即使降低选择性生长单晶硅的指标，在接触孔的填充也完全不存在问题，也减少器件图形跨接的可能性。
而且，氮化膜在形成利用选择性单晶硅的插塞时，容易产生111的小面(facet)，而由于硅从两侧的氮化膜生长，所以，可以解决小面产生的问题。再者，为了清除用于单元插塞阻接层的BPSG周边区域，使用单元掩膜(cellclosing mask)，利用旋转型湿式刻蚀机(spin-wet etcher)实施湿式清洗工序。由于硅插塞的形成工序不是真空镀膜工序，所以无须另外再实施单元区及其周边区域的器件分离工序。
再者，对插塞形成工序而言，由于热负载(thermal budget)可能在800℃以下，所以源极/漏极形成工序在插塞形成前或形成后实施都是可能的。
而且，一般说来，UHVCVD工序的选择性和生长速度比LPCVD工序低，但是由于本发明在应用时可以减少硅生长厚度，从而成倍提高生产效率，所以，可以期待低温热负载工序(low thermal budget process)的最佳化，在插塞形成时可以大幅度提高UHVCVD方法应用的可能性。
尚且，由于可使形成插塞的填充间隔所消耗的硅源量减少到最低限度，所以在经济、环境方面也具有非常大的优势。
权利要求
1.一种半导体器件的制造方法，其特征在于，包括在硅衬底上形成绝缘膜的阶段、在上述绝缘膜内形成接触孔的阶段、在上述的接触孔的侧面形成氮化膜的阶段、在包括上述氮化膜的接触孔内选择性形成导电插塞的阶段。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成上述绝缘膜的前面阶段还包括在上述的硅衬底上形成栅极结构的阶段、在上述栅极结构前面形成绝缘膜隔离墙的阶段、在位于上述栅极结构的上面侧的绝缘膜隔离墙部分上形成氧化膜的阶段。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在位于上述栅极结构上面侧的绝缘膜隔离墙部分上形成氧化膜的阶段还包括在包括上述绝缘膜隔离墙的整体结构上面形成氧化膜的阶段、通过湿式刻蚀工序有选择的除去上述氧化膜仅保留在位于上述栅极结构上面侧的绝缘膜隔离墙部分上的氧化膜的阶段。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，上述选择性导电插塞是由在硅衬底表面上生长的选择性生长的单晶硅和在接触孔侧面的氮化膜上生长的选择性多晶硅构成。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，采用LPCVD方法或UHVCVD方法，形成上述选择性导电插塞。
6.如权利要求2所述的半导体器件的制造方法，其特征在于，上述氧化膜包括PE-USG氧化膜。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，上述PE-USG氧化膜的真空镀膜条件为SiH4流量为10～200sccm、NO2与O2流量分别为100～3000sccm、He流量为0～1000sccm。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，上述PE-USG氧化膜的真空镀膜条件为压力为0.1～100Torr、温度为350～600℃、功率为100～1000W。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，上述PE-USG氧化膜的厚度为300～1000，其分步敷层为50％以下。
10.如权利要求2所述的半导体器件的制造方法，其特征在于，上述绝缘膜隔离墙是氧化膜或氮化膜。
11.如权利要求3所述的半导体器件的制造方法，其特征在于，使用由蒸馏水稀释50～500倍HF水溶液，在50～100℃的温度下，实施上述湿式刻蚀工序。
12.如权利要求3所述的半导体器件的制造方法，其特征在于，上述湿式刻蚀工序将H2SO4与H2O2溶液比率保持在1∶1～100∶1，进行温度80～120℃、时间1～20分钟刻蚀后，使用由上述蒸馏水稀释的HF溶液实施刻蚀。
13.如权利要求3所述的半导体器件的制造方法，其特征在于，在实施上述湿式刻蚀工序后，追加进行反应性离子刻蚀工序。
14.如权利要求1所述的半导体器件的制造方法，其特征在于，在上述接触孔的侧面形成氧化膜的阶段，是在包括上述氧化膜隔离墙的栅极结构上面形成氮化膜，并经干式刻蚀工序有选择地将其除去后，在接触孔的侧面形成氮化膜。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，上述干式刻蚀工序使用NF3与O2气体的等离子体进行，并在NF3流量10～50sccm、O2流量30～300sccm、He流量100～2000sccm、功率1～200W、压力1mTorr～10Torr、温度常温～200℃下实施。
16.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括在形成上述接触孔后，连续实施原位清洗工序的阶段。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，上述原位清洗工序通过氢烘烤法实施，并在流量为5～150slm的氢、1～200Torr的压力、750～950℃的温度条件下实施5～30分钟。
18.如权利要求16所述的半导体器件的制造方法，其特征在于，在同一腔内，实施上述原位清洗工序和选择性形成导电性插塞的工序。
19.如权利要求16所述的半导体器件的制造方法，其特征在于，上述原位清洗工序采用RTP法实施，RTP工序条件为升温到950℃，并使其升温、降温速度保持在10～100℃/秒。
20.如权利要求4或5所述的半导体器件的制造方法，其特征在于，上述选择性形成导电性插塞的条件应用LPCVD法的DCS-H2-HCl气体系统，并在温度750～950℃、压力5～150Torr、DCS流量0.1～1.0slm、HCl流量0.1～1.0slm、H2流量30～150slm内实施。
21.如权利要求4或5所述的半导体器件的制造方法，其特征在于，上述选择性形成导电性插塞的条件，应用LPCVD法的MS-H2-HCl系统，并在温度750～950℃、压力5～150Torr、MS流量0.1～1.0slm、HCl流量0.5～5.0slm、H2流量30～150slm内实施。
22.如权利要求4或5所述的半导体器件的制造方法，其特征在于，上述选择性形成导电性插塞的条件，应用UHVCVD法的Si2H6+Cl2+H2气体系统，并在Si2H6流量0.1～10sccm、Cl2流量0～5.0sccm、H2流量0～20sccm内实施。
23.如权利要求4所述的半导体器件的制造方法，其特征在于，上述选择性形成导电性插塞的阶段，采用含有1％～10％PH3的H2气体，在原位掺杂质条件下实施。
24.如权利要求4所述的半导体器件的制造方法，其特征在于，上述选择性形成导电插塞的工序中，以0～10sccm流量送入GeH4气体。
25.如权利要求4所述的半导体器件的制造方法，其特征在于，上述选择性导电插塞的真空镀敷，用单一晶片制造工序专用UHVCVD装置和管状选择性生长单晶硅(Silicon Epitaxial GrowthSEG)专用的UHVCVD装置中进行。
26.如权利要求16所述的半导体器件的制造方法，其特征在于，上述原位清洗工序，在LPCVD腔或UHVCVD腔内实施。
27.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括将形成上述氮化膜的硅衬底实施等离子处理的阶段。
28.如权利要求27所述的半导体器件的制造方法，其特征在于，上述等离子处理的阶段，使用NF3+O2工业气体，并在NF3流量10～100sccm、O2流量30～300sccm、He流量100～2000sccm、功率1～200W、压力1mTorr～10Torr、温度常温～200℃范围内实施。
29.如权利要求27所述的半导体器件的制造方法，其特征在于，上述选择性导电插塞是包括在硅衬底表面上生长的选择性生长单晶硅和从位于接触孔侧面上的氮化膜生长的选择性多晶硅而构成的。
30.如权利要求27所述的半导体器件的制造方法，其特征在于，通过LPCVD方法或UHVCVD法形成上述选择性导电插塞。
31.如权利要求30所述的半导体器件的制造方法，其特征在于，由上述LPCVD方法形成选择性导电插塞时，以Si-H-Cl系统为基础，应用DCS-H2-HCl气体系统或MS-H2-HCl气体系统。
32.如权利要求31所述的半导体器件的制造方法，其特征在于，上述选择性导电插塞的形成阶段，使用DCS-H2-HCl气体系统，在温度750～850℃、压力5～760Torr、DCS流量0.1～1slm、HCl流量0～1.0slm、H2流量30～150slm内实施，并且使用包含0.1～1.5slm的1％～10％PH3的H2气体在原位掺杂质条件下实施。
33.如权利要求31所述的半导体器件的制造方法，其特征在于，上述选择性导电插塞的形成阶段，使用MS-H2-HCl气体系统，在温度750～850℃、压力5～760Torr、MS流量0.1～1.0slm、HCl流量0.5～5.0slm、H2流量30～150slm下实施，并且使用包含0.1～1.5slm的1％～10％PH3的H2气体，在原位掺杂质条件下实施。
34.如权利要求27所述的半导体器件的制造方法，其特征在于，还包括对已经过上述等离子处理的硅衬底实施湿式清洗工序的阶段。
35.如权利要求34所述的半导体器件的制造方法，其特征在于，上述湿式清洗工序分为两个阶段实施，即，第一阶段将H2SO4与H2O2溶液的配比保持在1∶1～100∶1的比率，在80～120℃温度范围，进行1～20分钟清洗；然后，在第二阶段以蒸馏水稀释50～500倍的HF水溶液，除去硅衬底表面的氧化膜。
36.如权利要求27所述的半导体器件的制造方法，其特征在于，采用自对准接触方式形成上述接触孔。
37.如权利要求27所述的半导体器件的制造方法，其特征在于，上述绝缘膜使用含有硼磷硅氧化物玻璃的氧化膜的系列物质。
38.如权利要求27所述的半导体器件的制造方法，其特征在于，形成上述选择电插塞的阶段利用了氧化膜和氮化膜上硅生长速度之差。
39.如权利要求27所述的半导体器件的制造方法，其特征在于，上述选择性导电插塞的生长指标取决于60％～100％的接触孔间的宽度。
40.如权利要求30所述的半导体器件的制造方法，其特征在于，上述选择性导电插塞的形成阶段，采用UHVCVD方法的Si2H6+Cl2+H2气体系统，在Si2H6流量0.1～10sccm、Cl2流量0～5.0sccm、H2流量0～20sccm内实施，且使用含有1％～10％PH3的H2气体，在原位掺杂质条件下实施。
41.如权利要求40所述的半导体器件的制造方法，其特征在于，在上述选择性导电插塞形成时，添加GeH4气体，以0～10sccm的流量送入。
42.如权利要求30所述的半导体器件的制造方法，其特征在于，用上述UHVCVD法形成上述选择性硅插塞的阶段是使用单晶片工序专用的UHVCVD装置和管状SEG专用的UHVCVD装置实行的。
43.如权利要求27所述的半导体器件的制造方法，其特征在于，形成上述绝缘膜的前阶段还包括形成栅极结构的阶段。
44.如权利要求所43记述的半导体器件的制造方法，其特征在于，在上述选择性导电插塞形成阶段之前或之后，还包括形成源极与漏极的阶段。
45.如权利要求44所述的半导体器件的制造方法，其特征在于，在选择性导电插塞形成阶段以后实施上述源极以及漏极的形成阶段的情况下，为了保护单元区的分离膜部分而使用单元区段掩膜。
46.如权利要求45所述的半导体器件的制造方法，其特征在于，上述单元区段掩膜距单元区段的一端1～10μm左右。
47.如权利要求44所述的半导体器件的制造方法，其特征在于，在形成上述选择性导电插塞后形成源极与漏极的阶段包括在遮断单元区段以后实施曝光工序并形成感光膜图形的阶段；利用湿式刻蚀装置形成单元周边区域的层间绝缘膜的阶段，为在除去氮化膜隔离墙后形成源极与漏极而进行注入离子工序的阶段。
48.如权利要求47所述的半导体器件的制造方法，其特征在于，还包括在上述源极与漏极形成阶段实施后，真空镀敷层间绝缘膜后，还包含用CMP方法进行的平坦化工序。
全文摘要
一种半导体器件的制造方法，该方法能形成适用于超高集成度半导体器件的优良接触插塞。该方法包括在硅衬底21上形成绝缘膜29的阶段、在上述绝缘膜内形成接触孔28的阶段、在上述接触孔的侧面形成氮化膜27的阶段、以及在包括上述氮化膜的接触孔内形成选择性导电性插塞31的阶段。
文档编号H01L21/768GK1412835SQ0114579
公开日2003年4月23日 申请日期2001年12月31日 优先权日2001年10月12日
发明者郑又硕 申请人:海力士半导体有限公司