专利名称：半导体器件及其制造方法
技术领域：
本发明是涉及半导体器件及其制造方法的发明，更特定地，是涉及功率半导体器件的性能的改良及成品率的改善的发明。
背景技术：
代替现有型MOS-FET(金属-氧化物-半导体场效应晶体管)的均匀的n型漂移层，用应用了被称为RESURF(减速场)效应的电场减缓现象的微细p型和n型层的重复结构的元件例如在USP 6,040,600等中被倡导。在这种元件中，在导通状态，用比现有结构的均匀的n型漂移层的浓度高一个数量级程度的杂质浓度的n型漂移层得到了低的导通电阻；在截止状态，通过n/p层的三维多重RESURF效应整个电场被减缓。因此，只用单独的高浓度n型漂移层就能够实现通常所得到的主耐压的数倍的耐压，从原理上说，得到了可以突破限制主耐压与电阻率关系的Si极限(电阻率与主耐压的2.5次方成正比的Ron，sp＝5.93×10-9BV2.5)的STM(超沟槽功率MOS-FET)结构。
但是，在实际的元件中，在芯片的端部，因为这种微细的n型和p型层的重复结构不能无限地重复，所以，存在在重复被中断的终端结构“Termination”部分的主耐压急剧降低的问题。以下，从这种观点出发，说明现有技术及其问题。
图148是概略性地表示现有的半导体器件的第1种结构的剖面图。示出了相当于设想把MOS-FET作为具体的有源元件结构的场合的结构。参照图148，在MOS-FET的n+漏区101的第1主面侧形成n-外延层102。在该n-外延层102内，形成n型漂移区103和p型杂质区104交互重复的pn重复结构。
另外，在该pn重复结构的元件的中央附近为说明方便而予以省略，但是，通常，在这一部分重复存在数百至数万组n型漂移区103和p型杂质区104的组合。1组n型漂移区103的n型杂质浓度和p型杂质区104的p型杂质浓度实质上被设定为相同。
在p型杂质区104的第1主面一侧，形成p型体区105。该p型体区105也位于n型漂移区103的第1主面侧的至少一部分上，与n型漂移区103构成主pn结。在该p型体区105内的第一主面内，并列形成MOS-FET的n+源区106和用于得到对p型体区105的低电阻接触而设的p+接触区107。
在第1主面上，隔着栅绝缘膜108与夹在n型漂移区103和n+源区106之间的p型体区105对置地形成栅电极109。若在该栅电极109上施加正电压，则与栅电极对置的p型体区105反转为n型，形成沟槽道区。
为了电连接n+源区106和p+接触区107，在第1主面上，例如，用含有铝(A1)的材料形成源电极110。
在第2主面上，形成漏极金属布线111，以便与n+漏区101连接。
并且，在实际的元件中，源电极部分通过设在第1主面上的层间绝缘膜中的接触孔，且经势垒金属，与n+源极106及p+接触区107电连接。但是，本申请中，因该部分不重要，在全部图中源电极部分被简化而用实线交叉表现。
同样，在实际元件中，n+漏区101比有效元件部分的厚度要厚数倍至数十倍，但因为简化，在图中n+漏区101被表现为比有效元件部分薄。不限于这些，为表现上的简化，图中的各尺寸的比例尺及尺寸比率等都有失真，未必准确。
作为pn重复结构的终端结构，例如，设置了由p型杂质区115形成的多重保护环结构。
在这种结构中，n型漂移区103和p型杂质区104的各区在pn重复结构的中央部和端部实质上具有相同的杂质浓度。
图149是概略地表示现有的半导体器件的第2种结构的剖面图。参照图149，在这种结构中，n-外延层102具有埋入多层外延结构，p型杂质区104在半导体衬底的深度方向上由一体化的多个p型区104a构成。即使在这种结构中，p型杂质区104的各区在pn重复结构的中央部和端部实质上也具有相同的杂质浓度。
但是，各p型杂质区104的上下方向上的浓度分布仍是同原来一样的结构，这是缘于制造方法的浓度分布，与本发明中讨论的在横向的重复部分的浓度梯度没有关系。并且，在图中，为简单起见，上下方向的浓度梯度只画出了2级，但实际上，该浓度是连续变化的浓度。
该现有例子的制造方法的特征在于以简化埋入层形成的工序为目的，为达到与p型层浓度平衡的程度而使用了较高浓度的n-外延层102。这样，在在n-外延层102内，因为在形成p型埋入扩散层104a以后进行热处理，所以，p型杂质区104成为众所周知的丸子串形状。
图150是概略地表示现有的半导体器件的第3种结构的剖面图。参照图150，在这种结构中，以n型漂移区103和p型杂质区104为1组，在这1组的pn组合之间，配置用填埋物124充填的沟槽123。
图151示出了相当于该图150结构的电场集中的形状。在该图中，黑色部分表示电场高度集中的部分，可以看出，在pn重复结构中断的部分(箭头所示区域)电场集中。
然而，在该图151中，终端结构部分不采用被称为FLR(场限制环)或者FFR(浮置场环)的多重保护环，而是采用了FP(场极板)结构。
另外，在图149及图150所示结构中上述以外的结构因为与图148所示结构大体相同，对同一构件标以相同符号，其说明从略。
对于上述第1～第3现有例，在pn重复结构中断的部分，有组合了保护环、FLR、JTE(结终端结构扩展)、FP等通常终端结构的结构。但是，仅是把这样的终端结构组合，在pn重复结构中断的部分，只能得到比在pn重复结构的中央部得到的单元内的高耐压低得多的低耐压。因此，其结果是，存在元件动作的主耐压和导通电阻的折衷关系不能被改善的问题。
并且，在pn重复结构中断部分的外侧，通过进行p型层和n型层的特殊的浓度设定，作为不损失主单元部分的高耐压的方法，发表了下面的优先例1的内容。但是，用这种方法，因后述的理由，也有实现困难的问题。
上述优先例1例如被发表在ISPSD2000(International Symposiumon Power Semiconductor Devices & Ics，功率半导体器件和集成电路国际研讨会)上的CPES(Center for Power Electronics Systems，功率电子学系统中心)Virginia Polytechnic and State University，“Junction Termination Technique for Super Junction Devices，超结器件的结终端结构技术”。
该优先例1是表示pn重复结构的终端结构本身的改善例。
另外，在上述优先例1中，示出图152所示结构。参照图152，从p型层204和n型层203的重复被中断的部分开始，构成以n层的厚度(深度)R为半径的1/4圆的扇形便形成了有效的导电类型及浓度可以看作是低浓度的p-区的区域的区域。但是，实际上不可能具有这样的浓度分布来形成p-区。所以，实际的p-区的浓度分布有必要成为如图153所示那样的衰减曲线。
为实现这一点，如图154所示的SJT(超结终端结构)结构那样，采用了n型区203的浓度及宽度均为恒定，并且，p型区204的浓度恒定、宽度改变的结构。由此，如可以引出与改变有效浓度同样的效果，就如优先例1中所记述的那样。
并且，这时所要求的始终是如图155所示那样的等电位面是以等间隔的扇形排列的形状，且在表面露出的电场强度分布是锯齿形，其峰与峰、谷与谷之间是同样的高度和深度。
同样，对于该优先例1，假定pi区204和ni区203各自的浓度在单一的扩散层内上下左右是均匀的。然而，就pn浓度比的关系来说，在浓度的绝对值发生很大变化的情况下，关系式不成立，或由于对该关系式的描述极其繁杂，近似精度变差，所以，存在难以发挥优先例1原有效果的问题。
具体地说，是在优先例1的正文中，第2页右栏至第3页左栏有关 “Along the SJT surface，…in the following calculating.，沿SJT表面，…在下述计算中。”的记述。在这些记述中，为使最表面的电场分布达不到临界击穿电场强度，设定代表各部分的浓度和宽度的体积满足优先例1中的(5)式即可。
换言之，该优先例1如SJT，即“超结终端结构”的字面那样，以某种方式把重复单元部分的超结结构延长到终端结构部分，揭示出以包括终端结构的形式的元件总体设计，这是中央的重复单元与终端结构成为一一对应密不可分的结构，是一种非常受限制的结构，但在本发明中，描述的是重复单元部分与一般性的终端结构部分的“连接方法”，两者有本质性的区别。
在把按图153的矢径方向的p型受主浓度分布所要求的分布根据pn层的重复而形成的情况下，最表面的电场分布成为锯齿状，但如其峰与峰、谷与谷完全相同，则能得到最大的耐压。因此，如图155所示，在把n、p区203、204的浓度设为恒定的情况下，等势面(线)以等间隔的扇形分布形成，此时有必要对各区203、204的宽度进行调整。
另外，由于SJT存在以下2点问题，所以被认为不具实用性。
首先，用于构成SJT结构的浓度规定很复杂，设计时事先要详细研讨与终端结构部不同的重复单元部的浓度配置，在此基础上还要把与其符合的各个设计施加于SJT部分，并且，要制作直至半导体芯片的物理上的及机械上的最终端的结构有难度。另一方面，本发明仅用比较单纯的算术就可以调整重复单元部最终端附近的相对浓度，所以，具有设计、制造方法均简便的优点。
第2点，SJT结构只在使用埋入多层外延生长法制造的情况下有可能实现，在用沟槽侧壁扩散的情况下，存在事实上不能制造等缺乏通用性的问题。
并且，正如在优先例1的正文中也有的那样，这种方法在原理上应用于多层外延结构是可能的，然而，在制造技术方面不可能用于应用沟槽方式的元件结构中，因而也有缺乏通用性的问题。
以下，作为优先例2，用图156说明在USP5、428、215中阐述的技术。
参照图156，纵型MOS-FET具有低n掺杂的内部区301。在半导体衬底的上侧表面302内，设有相反导电类型(p)的基区303。在基区303内，埋入第1导电型(n)的源区304。在表面302上面，绝缘地配置栅电极308。在另一表面306内设置与内部区301相同导电类型的高掺杂漏区307。
在内部区301内，在施加反向电压时扩展的空间电荷区的范围内配置辅助半导体区311、312。设置与内部区导电类型相反的至少2个311区。在311区之间配置与内部区301具有相同导电类型(n)且比内部区为高掺杂的辅助区312。该辅助区从所有方向被单一区围绕。该单一区与312区同样，具有与内部区相同的导电类型，但具有比内部区高的掺杂浓度。
在这种构成中，表现出形成有源单元的部分被埋入低浓度n-区301中的结构，但是，有关该外围部分的杂质浓度的记载特别少，只论及单元部分的构成方法。
另外，一般地说，未形成该优先例2的pn重复结构的部分的杂质浓度被推定设定为从现有结构(无pn重复的结构)的功率MOS-FET中设定的元件耐压中看到的制造容限程度的裕量的值反推出的杂质浓度。但是，这样一来，pn重复结构的终端结构部分的电场分布变为三角形，与在单元部分实现的台状电场分布不同。因此，与上述优先例1同样，重复单元内部与终端结构部分的电场分布的差异变大，与现有型的MOS-FET结构比较，尽管主耐压与导通电阻的关系得到改善，但存在在单元部分原来已得到的高耐压此时却无法实现的问题。
发明概述本发明的目的是，提供一种在基于三维多重RESURF效应的半导体器件中改善主耐压和导通电阻间的折衷关系的结构及实现该结构的制造方法。
本发明的半导体器件是在第1导电型的半导体衬底内，在具有把第1导电型的第1杂质区和第2导电型的第2杂质区并列的结构重复2次以上的重复结构的半导体器件，其特征在于作为位于重复结构的最端部(outermost portion)的第1及第2杂质区的任一区的低浓度区在构成重复结构的所有第1及第2杂质区中具有最低的杂质浓度，或者最少的综合有效电荷量按照本发明的半导体器件，通过把具有重复结构的最端部浓度的一部分变为比中央部分低的浓度，设立把在中央部的单元重复部分应用的强“3维的多重RESURF效应”徐徐减缓的“缓冲区”，与用保护环、场极板等构成的现有型的所谓“终端结构(TreminationStructurc)”部分的连接变得容易，可以抑制因与强“3维的多重RESURF效应”部分和所谓“终端结构”部分的连接的“不匹配”而引起的主耐压降低。
在上述半导体器件中，理想情况是，低浓度区的杂质浓度是在比低浓度区靠近重复结构的中央部一侧的第1及第2杂质区中的任一区即高浓度区的杂质浓度的30％以上、70％以下。
通过这样地调整杂质浓度，在把从pn重复结构的中央部向半导体衬底的第1导电型区的浓度梯度看作连续的这一范围内进行调整成为可能。
在上述半导体器件中，理想情况是，作为位于低浓度区与高浓度区之间的上述第1及第2杂质区的任一区的中间浓度区的杂质浓度，既比低浓度区的杂质浓度高，又比高浓度区的杂质浓度低。
通过这样地设置中间浓度区，进而使浓度梯度从pn重复结构的中央部向半导体衬底的第1导电型区的连续变化成为可能。
在上述半导体器件中，理想情况是，半导体衬底具有相互对置地第1主面和第2主面，在构成重复结构的多个第1杂质区中的至少一个区的第1主面一侧的至少一部分上，以与第1杂质区构成主pn结的的方式形成第2导电型的第3杂质区，在重复结构的第2主面一侧形成第1导电型的第4杂质区。
这样，本发明可以应用于具有纵型结构的元件。
在上述半导体器件中，理想情况是，与第1杂质区构成主pn结的第3杂质区是绝缘栅型场效应晶体管部的体区。
这样，本发明可以应用于具有MOS-FET的元件。
在上述半导体器件中，理想情况是，位于重复结构的最端部的低浓度区不构成有源元件。
因此，在开关工作时易引起不稳定的具有浓度梯度的低浓度区可以仅保持耐压而不形成MOS-FET等元件，从而能够得到稳定的开关工作。
在上述半导体器件中，理想情况是，还备有在一个特定的方向上延伸的第1杂质区的靠近端部的上部的至少一部分上形成的第2导电型的第3杂质区；在与一个特定的方向相反方向的第1杂质区的靠近端部的上部的至少一部分上形成的第1导电型的第4杂质区；与第3杂质区电连接的第1电极；以及与第4杂质区电连接的第2电极。第1及第2电极都被形成在第1主面上。
这样，本发明可以应用于具有横型结构的元件。
在上述半导体器件中，理想情况是，半导体衬底具有相互对置的第1主面和第2主面，并且，在第1主面上有多个沟槽；重复结构具有第1及第2杂质区夹着沟槽并排的结构重复2次以上的重复结构。
这样，本发明可以应用于具有沟槽的元件，例如，ST(超沟槽)系列的元件。
在上述半导体器件中，理想情况是，低浓度区的杂质浓度是在比低浓度区靠近重复结构的中央部一侧的作为第1及第2杂质区中的任一区的高浓度区的杂质浓度的30％以上、70％以下。
在这样具有沟槽的元件中，通过调整杂质浓度，在把从pn重复结构的中央部向半导体衬底的第1导电型区的浓度梯度看作连续的这一范围内进行调整成为可能。
在上述半导体器件中，理想情况是，作为位于低浓度区与高浓度区之间的第1及第2杂质区的任一区的中间浓度区的杂质浓度，既比低浓度区的杂质浓度高，又比高浓度区的杂质浓度低。
通过在这样具有沟槽的元件中设置中间浓度区，进而使浓度梯度从pn重复结构的中央部向半导体衬底的第1导电型区的连续变化成为可能。
在上述半导体器件中，理想情况是，在被多个沟槽围起来的半导体衬底的台面部分的一方侧面上形成第1杂质区，在另一方侧面上形成第2杂质区，并且，在第1杂质区的上述第1主面侧的至少一部分上形成第2导电型的第3杂质区，使之与第1杂质区构成主pn结。
这样，本发明可以应用于ST系列的具有台面区的元件。
在上述半导体器件中，理想情况是，与第1杂质区构成主pn结的第3杂质区是绝缘栅型场效应晶体管部的体区。
这样，本发明可以应用于ST系列的元件中具有MOS-FET的元件，即STM(超构槽功率MOS-FET)。
在上述半导体器件中，理想情况是，位于重复结构的最端部的低浓度区不构成有源元件。
因此，在ST系列的元件中，在开关工作时易引起不稳定的具有浓度梯度的低浓度区可以仅保持耐压而不形成MOS-FET等元件，从而能够得到稳定的开关工作。
在上述半导体器件中，理想情况是，位于多个沟槽的最端部位置的沟槽在第1主面内是多个第1孔沿着规定的方向隔开一定间隔配置成的具有虚线状的表面图形的第1虚线状沟槽，低浓度区被形成为位于第1虚线状沟槽的一方侧壁上。
这样，本发明可以应用于具有虚线状沟槽的元件，即具有DLT(虚线状沟槽)结构的元件，制造工序可以简化。
在上述半导体器件中，理想情况是，在构成第1虚线状沟槽的多个第1孔的第1主面上的一方侧壁的长度的总和是在比第1虚线状沟槽更靠中央部一侧连续延伸的沟槽的第1主面上的一方侧壁的长度的30％以上、70％以下。
这样，在具有DLT结构的元件中，通过调整虚线状沟槽的孔的长度和间隔，可以调整低浓度区的杂质浓度。因此，在把从pn重复结构的中央部向半导体衬底的第1导电型区的浓度梯度看作连续的这一范围内进行调整成为可能。
在上述半导体器件中，理想情况是，位于第1虚线状沟槽与连续延伸的沟槽之间的沟槽在第1主面内是多个第2孔沿着规定的方向隔开一定间隔配置成的具有虚线状的表面图形的第2虚线状沟槽，在构成第2虚线状沟槽的多个第2孔的第1主面上的一方侧壁的长度的总和比在构成第1虚线状沟槽的多个第1孔的第1主面上的一方侧壁的长度的总和长，并且，比起在比第2虚线状沟槽更靠中央部一侧连续延伸的沟槽的第1主面上的一方侧壁的长度短。
这样，在具有DLT结构的元件中，通过梯级式地设置虚线状沟槽，进而使浓度梯度pn重复结构的中央部向半导体衬底的第1导电型区的连续变化成为可能。
在上述半导体器件中，理想情况是，在被多个沟槽围起来的半导体衬底的台面部分的一方侧面上形成第1杂质区，在另一方侧面上形成第2杂质区。并且，在第1杂质区的第1主面侧的至少一部分上形成第2导电型的第3杂质区，使之与第1杂质区构成主pn结。
这样，本发明可以应用于具有DLT结构，并具有ST系列的台面区的元件。
在上述半导体器件中，理想情况是，与第1杂质区构成主pn结的第3杂质区是绝缘栅型场效应晶体管部的体区。
这样，本发明可以应用于具有DLT结构的ST系列的元件中具有MOS-FET的元件，即STM(超沟槽功率MOS-FET)。
在上述半导体器件中，理想情况是，位于重复结构的最端部的低浓度区不构成有源元件。
因此，在具有DLT结构的ST系列的元件中，在开关工作时易引起不稳定的具有浓度梯度的低浓度区可以仅保持耐压而不形成MOS-FET等元件，从而能够得到稳定的开关工作。
在上述半导体器件中，理想情况是，半导体衬底具有相互对置的第1主面和第2主面，并具有包括与第1主面相互为邻的第1及第2沟槽的多个沟槽，在第1沟槽的两侧壁的每一侧壁上形成第1杂质区，并且，在第2沟槽的两侧壁的每一侧壁上形成第2杂质区的结构要重复2次以上。
这样，本发明可以应用于具有双沟槽结构的元件。
在上述半导体器件中，理想情况是，低浓度区的杂质浓度是在比低浓度区靠近重复结构的中央部一侧的作为第1及第2杂质区中的任一区的高浓度区的杂质浓度的30％以上、70％以下。
这样，在这种具有双沟槽结构的元件中，通过调整低浓度区的杂质浓度，在把从pn重复结构的中央部向半导体衬底的第1导电型区的浓度梯度看作连续的这一范围内进行调整成为可能。
在上述半导体器件中，理想情况是，作为位于低浓度区与高浓度区之间的第1及第2杂质区任一区的中间浓度区的杂质浓度，既比低浓度区的杂质浓度高，又比高浓度区的杂质浓度低。
这样，在具有双沟槽结构的元件中，通过梯级式地设置虚线状沟槽，进而可以把从pn重复结构的中央部向半导体衬底的第1导电型区的浓度梯度看作是连续性的。
在上述半导体器件中，理想情况是，在被多个沟槽围起来的半导体衬底的台面部分的一方侧面上形成第1杂质区，在另一方侧面上形成第2杂质区，并且，在第1杂质区的第1主面侧的至少一部分上形成第2导电型的第3杂质区，使之与第1杂质区构成主pn结。
这样，本发明可以应用于具有双沟槽结构的元件。
在上述半导体器件中，理想情况是，与第1杂质区构成主pn结的第3杂质区是绝缘栅型场效应晶体管部的体区。
这样，本发明可以应用于在具有双沟槽结构的元件中具有MOS-FET的元件。
在上述半导体器件中，理想情况是，位于重复结构的最端部的低浓度区不构成有源元件。
因此，在具有双沟槽结构的元件中，在具有开关工作时易引起不稳定的浓度梯度的低浓度区可以仅保持耐压而不形成MOS-FET等元件，从而能够得到稳定的开关工作。
在上述半导体器件中，理想情况是，位于多个沟槽的最端部的沟槽在第1主面内是多个第1孔沿着规定的方向隔开一定间隔配置成的具有虚线状的表面图形的第1虚线状沟槽，低浓度区被形成为位于第1虚线状沟槽的一方侧壁上。
这样，本发明可以应用于具有双沟槽结构并具有DLT结构的元件，可以简化制造工序。
在上述半导体器件中，理想情况是，在构成第1虚线状沟槽的多个第1孔的第1主面上的一方侧壁的长度的总和是在比第1虚线状沟槽更靠中央部一侧连续延伸的沟槽的第1主面上的一方侧壁的长度的30％以上、70％以下。
这样，在具有双沟槽结构并具有DLT结构的元件中，通过调整虚线状沟槽的孔的长度和间隔，可以调整低浓度区的杂质浓度。因此，在把从pn重复结构的中央部向半导体衬底的第1导电型区的浓度梯度看作连续的这一范围内进行调整成为可能。
在上述半导体器件中，理想情况是，位于第1虚线状沟槽与连续延伸的沟槽之间的沟槽在第1主面内是多个第2孔沿着规定的方向隔开一定间隔配置成的具有虚线状的表面图形的第2虚线状沟槽，在构成第2虚线状沟槽的多个第2孔的第1主面上的一方侧壁的长度的总和比在构成第1虚线状沟槽的多个第1孔的第1主面上的一方侧壁的长度的总和长，并且，比起在比第2虚线状沟槽更靠中央部一侧连续延伸的沟槽的在上述第1主面上的一方侧壁的长度短。
这样，在具有双沟槽结构且具有DLT结构的元件中，通过梯级式地设置虚线状沟槽，进而可以把从pn重复结构的中央部向半导体衬底的第1导电型区的浓度梯度看作是连续性的。
在上述半导体器件中，理想情况是，在被多个沟槽围起来的半导体衬底的台面部的一方侧面上形成第1杂质区，在另一方侧面上形成第2杂质区，并且，在第1杂质区的上述第1主面侧的至少一部分上形成第2导电型的第3杂质区，使之与第1杂质区构成主pn结。
这样，本发明可以应用于具有双沟槽结构及DLT结构，且具有ST系列的台面区那样的元件。
在上述半导体器件中，理想情况是，与第1杂质区构成主pn结的第3杂质区是绝缘栅型场效应晶体管部的体区。
这样，本发明可以用于在具有双沟槽结构及DLT结构的元件中具有MOS-FET的元件。
在上述半导体器件中，理想情况是，位于重复结构的最端部的低浓度区不构成有源元件。
因此，在具有双沟槽结构及DLT结构的ST系列的元件中，在开关工作时易引起不稳定的具有浓度梯度的低浓度区可以仅保持耐压而不形成MOS-FET等元件，从而能够得到稳定的开关工作。
本发明的半导体器件的制造方法是在第1导电型的半导体衬底内，在具有把第1导电型的第1杂质区和第2导电型的第2杂质区并列的结构重复2次以上的重复结构的半导体器件的制造方法，其特征在于低浓度区和除此之外的其他第1及第2杂质区系被独立地改变浓度而形成，使得作为位于重复结构的最端部的第1及第2杂质区的任一区的低浓度区在构成重复结构的所有第1及第2杂质区中具有最低的杂质浓度或者最少的总有效电荷量。
按照本发明的半导体器件的制造方法，因为重复结构的最端部比中央部的浓度低，所以在重复结构和半导体衬底的第1导电型区，可以降低所构成的pin二极管的i层的浓度。据此，能够调整i层的浓度，使之在重复结构的最端部得到的耐压比在中央部得到的耐压大。所以，能够谋求在单元部分的耐压比现有例高。
在上述半导体器件的制造方法中，理想情况是，为了独立地改变浓度形成低浓度区和其他第1及第2杂质区，低浓度区和其他第1及第2杂质区通过独立地改变浓度的离子注入及热处理形成。
这样，因为是用离子注入形成，所以可以简化工序，还能够在有效的控制下形成低浓度区。并且，该方法适合于低耐压元件的制造方法。
在上述半导体器件的制造方法中，理想情况是，为了独立地改变浓度形成低浓度区和其他第1及第2杂质区，低浓度区和其他第1及第2杂质区通过独立地改变浓度的离子注入及多级外延生长形成。
因为应用了多级外延生长，所以原理上可以无限地将外延层层叠起来。因而，该方法适合于高耐压元件的制造方法。
在上述半导体器件的制造方法中，理想情况是，为了独立地改变浓度形成低浓度区和其他第1及第2杂质区，上述低浓度区和其他第1及第2杂质区通过独立地改变浓度并分多级改变注入能量的离子注入形成。
因为应用了多级离子注入，所以可以简化工序，还能够在有效的控制下形成低浓度区。并且，该方法适合于低耐压元件的制造方法。
在上述半导体器件的制造方法中，理想情况是，为了独立地改变浓度形成低浓度区和其他第1及第2杂质区，借助于从离子注入用掩模的第1开口部注入的杂质离子形成其他第1及第2杂质区，借助于从开口总面积比第1开口部小的第2开口部注入的杂质离子形成低浓度区。
这样，通过用相互隔离的多个微小开口部稠密配置的结构，可以容易地形成开口面积不同的开口部。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序同时形成在半导体衬底的第1主面内，1条以上的沟槽和通过并列位于1条以上的沟槽的外侧、且多个第1孔沿规定的方向隔开一定间隔配置而在第1主面上具有虚线状的表面图形的虚线状沟槽的工序；以及在一条以上的沟槽和虚线状沟槽的各自的一方侧壁上，通过同时进行离子注入，同时形成在虚线状沟槽的一方侧壁上的低浓度区和在一条以上的沟槽的一方侧壁上的其他第1或第2杂质区的工序。
这样，在STM结构中，通过采用虚线状沟槽、通过单一的离子注入工序，可以同时形成高浓度区及低浓度区，可以力求工序的简化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面内形成2条以上沟槽的工序；在2条以上的沟槽的一方侧壁上，为形成第1及第2杂质区的离子注入工序；以及在把2条以上的沟槽之中位于最端部的沟槽以外部分用充填层填埋的状态下，对位于最端部的沟槽的一方侧壁，通过离子注入进与已经注入的杂质导电类型相反的杂质，使已经注入的杂质的浓度实质上实现低浓度化而形成低浓度区的工序。
这样，在STM结构中，通过反掺杂也可以实现重复结构最端部的杂质区的低浓度化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面内形成1条以上沟槽的工序；在1条以上的沟槽的各自的一方侧壁上，为形成第1及第2杂质区，以第1注入量进行离子注入的工序；在把1条以上的沟槽的每一沟槽用充填层填埋的状态下，在一条以上的沟槽的外侧新形成最端部沟槽的工序；以及在最端部沟槽的一方侧壁上为形成低浓度区而用比第1注入量少的第2注入量进行离子注入的工序。
这样，在STM结构中，可以分开制作pn重复结构的中央部和最端部的沟槽，并可以分别进行离子注入。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序同时形成在半导体衬底的第1主面内，含有相互为邻的第1及第2沟槽的2条以上的沟槽和通过并列位于2条以上的沟槽的外侧、且多个第1孔沿规定的方向隔开一定间隔配置而在第1主面上具有虚线状的表面图形的虚线状沟槽的工序；对第1沟槽的两侧壁的每一侧壁为形成第1杂质区而进行的离子注入第1杂质的工序；以及对第2沟槽的两侧壁的每一侧壁为形成第2杂质区而进行的离子注入第2杂质的工序，低浓度区通过与第1或第2杂质的离子注入同时的注入而被形成在虚线状沟槽的两侧壁上。
这样，即使在双沟槽结构中，通过用虚线状沟槽，通过单一的离子注入工序，可以同时形成高浓度区和低浓度区，可以力求工序的简化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面上，形成由多个第1沟槽构成的第1沟槽组的工序；对第1沟槽的每一沟槽的两侧壁为形成第1杂质区而进行离子注入的工序；在第1主面上形成由多个第2沟槽构成的第2沟槽组，使得第1沟槽与第2沟槽交互配置的工序；对第2沟槽的每一沟槽的两侧壁为形成第2杂质区而进行离子注入的工序；在把被交互配置的第1及第2沟槽之中位于最端部的沟槽以外的部分用充填层填埋的状态下，对位于最端部的上述沟槽的两侧壁，通过注入与已经注入的杂质导电类型相反的杂质，使已经注入的杂质的浓度实质上进行低浓度化而形成低浓度区的工序。
这样，即使在双沟槽结构中，也可以通过反掺杂实现重复结构最端部的杂质区的低浓度化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在上述半导体衬垫的第1主面上，形成由多个第1沟槽构成的第1沟槽组的工序；对第1沟槽的每一沟槽的两侧壁为形成第1杂质区而进行的离子注入工序；在用充填层填埋第1沟槽的每一沟槽的状态下，在第1主面上形成由多个第2沟槽构成的第2沟槽组，使得第1沟槽与第2沟槽交互配置的工序；在第2沟槽的每一沟槽的两侧壁为形成第2杂质区而进行离子注入的工序；在用充填层填埋第1及第2沟槽的每一沟槽的状态下，在位于被交互配置的第1及第2沟槽的最端部的沟槽的外侧部分新形成最端部沟槽的工序；以及对最端部沟槽的两侧壁，通过注入第1或第2导电型的杂质离子，形成比第1或第2杂质区的杂质浓度低的低浓度区的工序。
这样，在双沟槽结构中，可以分开制作重复结构的中央部和最端部的沟槽，并可分别进行离子注入。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面上同时形成由多个第1沟槽构成的第1沟槽组和由多个第2沟槽构成的第2沟槽组，使得第1沟槽与第2沟槽交互配置的工序；在用第1充填层填埋第2沟槽组的状态下，对构成第1沟槽组的多个第1沟槽的每一沟槽的两侧壁为形成第1杂质区而进行离子注入的工序；在用第2充填层填埋第1沟槽组的状态下，对构成第2沟槽组的多个第2沟槽的每一沟槽的两侧壁为形成第2杂质区而进行离子注入的工序；以及在把构成第1沟槽组的多个第1沟槽和构成第2沟槽组的多个第2沟槽之中除位于最端部的最端部沟槽之外的所有沟槽都用第3充填层填埋的状态下，通过注入与已经注入于最端部沟槽的两侧壁的杂质相反导电类型的杂质离子，使已经注入的杂质的浓度低浓度化从而形成低浓度区的工序。
这样，在Bi-Pitch(双间距)注入中，通过进行反掺杂也可以实现重复结构的最端部的杂质区的低浓度化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面上同时形成由多个第1沟槽构成的第1沟槽组和由多个第2沟槽构成的第2沟槽组，使得第1沟槽与第2沟槽交互配置的工序；在用第1充填层填埋第2沟槽组的状态下，对构成第1沟槽组的多个第1沟槽的每一沟槽的两侧壁为形成第1杂质区而进行离子注入的工序；以及在用第2充填层填埋第1沟槽组的状态下，对构成第2沟槽组的多个第2沟槽的每一沟槽的两侧壁为形成第2杂质区而进行离子注入的工序，在构成第1沟槽组的多个第1沟槽和构成第2沟槽组的多个第2沟槽之中位于最端部的最端部沟槽是在第1主面上多个孔沿规定的方向隔开一定间隔配置而具有虚线状的表面图形的虚线状沟槽。
这样，在用Bi-Pitch注入的场合，通过用虚线状沟槽，通过用单一的离子注入工序，可以同时形成高浓度区和低浓度区，可以力求工序的简化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面内形成2条以上沟槽的工序；对2条以上的沟槽的一方侧壁，为形成第1及第2杂质区的离子注入工序；在对2条以上的沟槽之中位于最端部的沟槽用充填层填埋的状态下，对位于最端部的沟槽以外的沟槽的一方侧壁，通过离子注入与已经注入的杂质相同导电类型的杂质，使已经注入的杂质的浓度实质上实现高浓度化，而使位于最端部的沟槽侧壁的上述第1及第2杂质区相对地成为低浓度区的工序。
这样，在STM结构中，通过对中央部沟槽的侧壁再次离子注入同一导电类型的杂质，可以提高中央部的杂质浓度，使重复结构的最端部的杂质区相对地低浓度化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面上形成由多个第1沟槽构成的第1沟槽组的工序；对第1沟槽的每一沟槽的两侧壁为形成第1杂质区而进行离子注入的工序；在第1主面上形成由多个第2沟槽构成的第2沟槽组，使得第1沟槽与上述第2沟槽交互配置的工序；对第2沟槽的每一沟槽的两侧壁为形成第2杂质区而进行离子注入的工序；在对交互配置的第1及第2沟槽之中位于最端部的沟槽用充填层填埋的状态下，对位于最端部的沟槽以外的沟槽的两侧壁，通过注入与已经注入的杂质同一导电类型的杂质，使已经注入的杂质的浓度实质上高浓度化，从而使位于最端部的沟槽侧壁的第1或第2杂质区相对地成为低浓度区的工序。
这样，在双沟槽结构中，通过对中央部的沟槽的侧壁再次离子注入同一导电类型的杂质，可以提高中央部的杂质浓度，使重复结构的最端部的杂质区相对地低浓度化。
在上述半导体器件的制造方法中，理想情况是，还包括下述工序在半导体衬底的第1主面上同时形成由多个第1沟槽构成的第1沟槽组和由多个第2沟槽构成的第2沟槽组，使得第1沟槽与第2沟槽交互配置的工序；在用第1充填层填埋第2沟槽组的状态下，对构成第1沟槽组的多个第1沟槽的每一沟槽的两侧壁为形成第1杂质区而进行离子注入的工序；在用第2充填层填埋第1沟槽组的状态下，对构成第2沟槽组的多个第2沟槽的每一沟槽的两侧壁为形成第2杂质区而进行离子注入的工序；以及在对构成第1沟槽组的多个第1沟槽和构成第2沟槽组的多个第2沟槽之中位于最端部的最端部沟槽用第3充填层填埋的状态下，通过注入与已经注入于最端部沟槽以外的沟槽的两侧壁的杂质相同导电类型的杂质离子，使已经注入的杂质的浓度高浓度化，从而使最端部沟槽的侧壁的第1或第2杂质区相对地成为低浓度区的工序。
这样，在Bi-Pitch注入中，通过对中央部的沟槽的侧壁再次离子注入同一导电类型的杂质，可以提高中央部的杂质浓度，使重复结构的最端部的杂质区相对地低浓度化。
附图的简单说明图1是概略地表示本发明实施形态1中的半导体器件的构成的剖面图。
图2是概略地表示本发明实施形态2中的半导体器件的构成的剖面图。
图3是概略地表示本发明实施形态3中的半导体器件的构成的剖面图。
图4是概略地表示本发明实施形态4中的半导体器件的构成的剖面图。
图5是概略地表示本发明实施形态5中的半导体器件的构成的剖面图。
图6是概略地表示本发明实施形态6中的半导体器件的构成的剖面图。
图7是概略地表示现有方式的埋入多层外延结构的剖面图。
图8是概略地表示本发明实施形态7中的半导体器件的构成的剖面图。
图9是概略地表示本发明实施形态8中的半导体器件的构成的剖面图。
图10是概略地表示本发明实施形态9中的半导体器件的构成的剖面图。
图11是概略地表示本发明实施形态10中的半导体器件的构成的剖面12是概略地表示本发明实施形态11中的半导体器件的构成的剖面13是概略地表示本发明实施形态12中的半导体器件的构成的剖面14是概略地表示本发明实施形态13中的半导体器件的构成的剖面15是概略地表示本发明实施形态14中的半导体器件的构成的剖面16是概略地表示本发明实施形态15中的半导体器件的构成的剖面17是概略地表示本发明实施形态16中的半导体器件的构成的剖面18～图25是按工序顺序表示本发明实施形态17中的半导体器件的制造方法的概略剖面图。
图26～图32是按工序顺序表示本发明实施形态18中的半导体器件的制造方法的剖概略面图。
图33～图42是按工序顺序表示本发明实施形态19中的半导体器件的制造方法的概略剖面图。
图43～图53是按工序顺序表示本发明实施形态20中的半导体器件的制造方法的概略剖面图。
图54～图62是按工序顺序表示本发明实施形态21中的半导体器件的制造方法的概略剖面图。
图63和图64是放大表示图55的一部分的局部放大剖面图。
图65～图69是按工序顺序表示本发明在有沟槽的场合的实施形态中的半导体器件的制造方法的概略剖面图。
图70～图78是按工序顺序表示本发明实施形态22中的半导体器件的制造方法的概略剖面图。
图79～图86是按工序顺序表示本发明实施形态23中的半导体器件的制造方法的概略剖面图。
图87和图88是概略地表示本发明实施形态24中的半导体器件的构成的剖面图和斜视图。
图89～图91是按工序顺序表示本发明实施形态24中的半导体器件的制造方法的概略斜视图。
图92和图93是概略地表示本发明实施形态25中的半导体器件的构成的剖面图和斜视图。
图94和图95是按工序顺序表示本发明实施形态26中的半导体器件的制造方法的概略斜视图。
图96是概略地表示本发明实施形态27中的半导体器件的构成的剖面97～图105是按工序顺序表示本发明实施形态27中的半导体器件的制造方法的概略斜视图。
图106～图115是按工序顺序表示本发明实施形态28中的半导体器件的制造方法的概略斜视图。
图116是概略地表示本发明实施形态29中的半导体器件的构成的剖面图。
图117是概略地表示本发明实施形态30中的半导体器件的构成的剖面图。
图118是概略地表示本发明实施形态31中的半导体器件的构成的剖面图。
图119是概略地表示本发明实施形态32中的半导体器件的构成的剖面图。
图120～图128是按工序顺序表示本发明实施形态34中的半导体器件的制造方法的概略斜视图。
图129～图136是按工序顺序表示本发明实施形态36中的半导体器件的制造方法的概略斜视图。
图137～图140是按工序顺序表示本发明实施形态37中的半导体器件的制造方法的概略斜视图。
图141是概略地表示本发明实施形态38中的半导体器件的构成的剖面图。
图142是概略地表示本发明实施形态39中的半导体器件的构成的剖面图。
图143是概略地表示本发明实施形态40中的半导体器件的构成的剖面图。
图144是概略地表示本发明实施形态41中的半导体器件的构成的斜视图。
图145是表示在图144的构成中的pn重复结构的剖面图。
图146是概略地表示设置在图144的构成中的pn重复结构之间的沟槽的构成的斜视图。
图147是表示在图146的构成中的pn重复结构的剖面图。
图148是概略地表示现有的半导体器件的第1种构成的剖面图。
图149是概略地表示现有的半导体器件的第2种构成的剖面图。
图150是概略地表示现有的半导体器件的第3种构成的剖面图。
图151是表示根据相当于图150的现有例的器件模拟的向重复结构终端部的电场集中的状态的图。
图152是概略地表示优先例1中阐明的半导体器件的构成的剖面图。
图153是表示优先例1的矢径方向的p型受主浓度分布的图。
图154是概略地表示优先例1中阐明的半导体器件的pn重复结构的剖面图。
图155是同时表示优先例1中阐明的半导体器件的构成和电势线的剖面图。
图156是概略地表示UPS 5,438,215中阐明的半导体器件的构成的剖面图。
实施发明的优选形态作为实施形态，为使说明简单，主要以构成纵型MOS-FET的情况为例进行说明。图中，标以同一英文、数字或符号的部分，表示相同区域或具有相同工作-任务的区域，在同一序号上带有英文、数字的副序号的，表示具有与没有副序号的区域类似的工作-任务的区域。
(本发明实施形态中的思路)与本发明的实施形态中的思路对应的附图，没有特别地记述，但对于以下所示的任意实施形态，该思路都适用。
即，位于n型杂质区3和p型杂质区4的pn重复结构最端部的杂质区的杂质浓度大约被设定为可以看作是pin二极管结构那种程度的低浓度。因此，位于pn重复结构的最端部的杂质区的杂质浓度具有在构成pn重复结构的全部杂质区中最低的杂质浓度。
并且，n-外延层2的杂质浓度与通常的相同主耐压级的元件相比，大约被设定为低一个数量级程度的低浓度。因此，可以形成pin二极管，与只具有三角形电场强度分布的p+/n-结的情况相比，可以得到近于台形的电场强度分布形状。所以，与通常的相同主耐压级的元件相比，可以把n-外延层2的厚度做成其一半的程度。
另一方面，单元部分的耐压与现有型MOS-FET结构的情况不同，变为n-外延层1的厚度乘以a×2×105V/cm的值。这里，常数a是实验求得的数字，为0.6～1.2程度。
(实施形态1)图1示出了相当于把MOS-FET假定作为具体的有源元件结构的场合的构成。参照图1，在MOS-FET的n+漏区1的第1主面一侧形成n-外延层2。在该n-外延层2内，形成n型漂移区3和p型杂质区4交互重复的pn重复结构。
另外，该pn重复结构的元件中央附近为了说明方便而省略，但pn重复间隔(间距)为1～20μm程度，所以，也与元件的电流额定值有关，但通常，在该部分重复存在数百至数万组的n型漂移区3和p型杂质区4的组合。被组合成一组的n型漂移区3的n型杂质浓度和p型杂质区4的p型杂质浓度被设定为实质上相同。
p型体区5被形成在p型杂质区4的第1主面一侧。该p型体区5位于n型漂移区3的第1主面一侧的至少一部分上，与n型漂移区3构成主pn结。在该p型体区5内的第1主面上，并列形成MOS-FET的n+源区6和为取得对p型体区5的低电阻接触的p+接触区7。
在第1主面上形成栅电极9，使得隔着栅极绝缘膜8与夹在n型漂移区3与n+源区6之间的p型体区5对置。若在该栅电极9上施加正电压，则与栅电极9对置的p型体区5反转为n型而形成沟槽道区。栅极绝缘膜8例如由氧化硅膜构成，栅电极9例如由导入高浓度杂质的多晶硅构成。
为了电连接n+源区6与p+接触区7，在第1主面上形成例如由含铝(A1)的材料构成的源电极10。
在第2主面上，与n+漏区相接地形成漏极金属布线11。
另外，在实际的元件中，源电极部分通过设在第1主面上的层间绝缘膜上的接触孔，并且经势垒金属，与n+源区6及p+接触区7电连接，但是，在本发明中，因该部分不重要而在所有图中简化了源电极部分，只用实线交叉表示。
同样，在实际的元件中，n+漏区1比有效元件部分的厚度厚数倍至数十倍，但为了简化，在图中，n+漏区1被表现为比有效元件部分薄。不只限于这些，为表现上的简化，对于图中的各尺寸，其比例尺或尺寸比率等都有失真，未必正确。
在本实施形态中，作为pn重复结构的终端结构，设置了由p型杂质区15构成的多重保护环结构，但本发明并不特定地限定这部分结构，这种保护环结构在其他终端结构中也可。并且，在后述的其他实施形态的终端结构中也与上述同样。
本实施形态的构成对于n型漂移区3和p型杂质区4的pn重复结构中的杂质浓度的设定是有特点的。
位于该pn重复结构的终端部分的最端部的1组n型漂移区3及p型杂质区4在构成pn重复结构的所有的n型漂移区3及p型杂质区4中具有最低的杂质浓度(或者最少的总有效电荷量)。也就是说，构成pn重复结构的n型漂移区3和p型杂质区4，越接近中央部一侧具有越高的杂质浓度(或者多的总有效电荷量)，并且，越接近端部一侧具有越低的杂质浓度(或者少的总有效电荷量)。
另外，在本实施形态中，示出了p型杂质区4位于pn重复结构的左右两侧最端部的构成，但n型漂移区3位于pn重复结构的左右两侧最端部也可以。并且，p型杂质区4位于pn重复结构的一方的最端部，n型漂移区3位于另一方的最端部也可以。
在本实施形态中，pn重复结构具有3级浓度变化(或者总有效电荷量的变化)。中央部一侧的n型漂移区3和p型杂质区4是高浓度区，最端部的1组n型漂移区3和p型杂质区4是低浓度区，位于中央部一侧与最端部之间的1组n型漂移区3和p型杂质区4是中浓度区。
另外，这些杂质浓度的不同在本申请中通过图中的阴影线加以区别。就是说，在pn重复结构中，越是高浓度(或者总有效电荷量多)阴影线越密，越是低浓度(或者总有效电荷量少)阴影线越疏。另外，在后述的实施形态中，也图示出了没有阴影线的区域，但这意味着在pn重复结构中杂质浓度最低(或者总有效电荷量最少)的区域。
具体地说，以高浓度区3、4的杂质浓度(或者总有效电荷量)作为100％的场合，分成3份，则一般来说，中浓度区3、4的杂质浓度(或者总有效电荷量)为67％，低浓度区3、4的杂质浓度(或者总有效电荷量)为33％。但是，从数值模拟或实验结果看，不一定要3等分。事实上，各自的浓度(或者总有效电荷量)容许有某一幅度，中浓度区3、4的杂质浓度(或者总有效电荷量)在80％～60％程度即可，低浓度区3、4的杂质浓度(或者总有效电荷量)在45％～20％程度即可。
在本实施形态中，pn重复结构的最端部的n型漂移区3及p型杂质区4在构成pn重复结构的所有的n型漂移区3及p型杂质区4中具有最低的杂质浓度(或者最少的总有效电荷量)。因此，被形成在pn重复结构的最端部的多个pin二极管结构与重复单元部分之间形成中间浓度的缓冲区，所以，在各自区域发生的电场分布形状之差被减缓，与重复单元部分和现有型的终端结构部分直接连接的情况相比，连接部分的主耐压降低被大幅度地抑制。
下面说明本发明与优先例的差异。
如上所述，优先例1的宗旨在于示出以某种方式把重复单元部分的超结结构延长到终端部分，以也包括终端部分的形式示出元件总体的设计方法的方针。另一方面，本发明的宗旨是“类似于优先例1所述的超结效果的3维多重RESURF效果起作用的部分和具有现有结构即pin二极管那样的平坦的台形型的电场分布的终端结构被连接时，在高杂质浓度的单元内与低杂质浓度的终端部分之间设置电场缓冲区的结构及其制造方法”。因此，优先例1和本发明，在终端部分不至损失在单元部分所实现的高耐压这一目的及效果相同，但却是以完全不同的观点构成的。
再一点，优先例1的结构是包括对所谓终端结构部分的表面部分的结构的详细规定的结构，与不管所谓的终端结构部分是什么的本发明其前提条件不同。另一方面，在本发明中，终端结构不限于上述的“结终端结构”，也可以是一般都知道的多重保护环结构(FLR、FFR)或场极板(FP)结构等各种结构的组合，是通用性强的结构。
这样，在本发明中，含有由现有型的多重保护环或场极板等构成的终端结构的pin二极管部分的i层的浓度以比在pn重复结构中所得到的耐压高那样地设定低浓度为前提，而不是如优先例1所示那样的引入直至终端结构部分的超结结构。并且，本发明不是如图148～图150所示的现有例或优先例2那样，简单地使单元内部的3维多重RESURF结构部分与现有结构的终端部分结合起来，而是一种为了不使浓度变化达到极端而设置了中间浓度的缓冲层的结构。
(实施形态2)参照图2，本实施形态的构成与图1所示的构成相比，其不同点在于不以n型漂移区3和p型杂质区4的1组组合(以下称为pn组合)为一个单位，而是把n型漂移区3和p型杂质区4独立且交互地以4级的形式向端部侧降低浓度来构成。总之，位于pn重复结构的最端部的p型杂质区4是具有最低杂质浓度的极低浓度区。邻接该最端部的p型杂质区4的n型漂移区3是具有次低杂质浓度的低浓度区。邻接该n型漂移区3的中央部侧的p型杂质区4是具有既比中央部分的高浓度区低又比低浓度区高的杂质浓度的中浓度区。
另外，关于其他构成，因为与上述实施形态1的构成几乎相同，对相同构件标以同一符号，其说明从略。
在本实施形态中，通过把浓度多级地且小节距地减低下去，事实上具有可以看作是无缝隙地连续性变化的优点。在上述实施形态1中，根据把pn组合作为1个单位按4级低浓度化的构成，也带来了电场分布形状多少有些畸变的问题，但有能够节约具有终端部分的浓度梯度部分的面积的优点。
但是，在元件整体面积充分大的情况下，费在这些终端部分结构的面积十分小，也可以看作不影响面积的节约。因而，在这种情况下，像实施形态1那样地把pn组合作为1个单位而逐渐低浓度化的方法，可以得到更稳定的电场分布形状。
相反，在1mm见方的比较小的元件面积的情况下，如把pn组合作为1个单位，则费在终端部分的结构的面积占元件整体的比例变高，有导通电阻上升(恶化)等害处。因而，在这种情况下，如本实施形态那样，不把pn组合作为1个单位，而是把n型漂移区3和p型杂质区4独立地逐渐低浓度化的构成是有效的。
同样，如本实施形态那样的具有4级浓度梯度场合的各区的浓度设定，在把高浓度区3、4的杂质浓度作为100％的场合，把中浓度区4、低浓度区3及极低浓度区4的各杂质浓度均等地分为75％、50％、25％是理想的。但是，如在实施形态1中说明的那样，均等地降低杂质浓度未必必要，对各自的杂质浓度容许有某一幅度。
(实施形态3)参照图3，本实施形态的构成，与实施形态1的构成相比，其不同点在于pn重复结构的最端部的低浓度区仅仅是以pn组合作为1个单位的一组。也就是说，位于pn重复结构的最端部的一组pn组合3、4具有彼此相同的杂质浓度，并具有比中央部的高浓度区3、4低的杂质浓度。
并且，如本实施形态那样，只具有1级浓度梯度的场合的各区的浓度设定，在把高浓度区3、4的杂质浓度作为100％的场合，低浓度区3、4的各杂质浓度最好在30％以上、70％以下。
另外，关于其他构成，与上述实施形态1的构成大体相同，所以，对相同构件标以相同符号而省略其说明。
如后所述，形成低浓度区在制造上较困难的情况，及伴随着工序增加带来的工期延长和成本增加的情况较多。为避免这些制造上的缺点，也有必要减少低浓度区的数量。
(实施形态4)参照图4，本实施形态的构成，与实施形态1的构成相比，其不同点在于pn重复结构的最端部的低浓度区仅仅是p型杂质区4。也就是说，只有pn重复结构的最端部的p型杂质区4是低浓度区，构成除此以外的pn重复结构的n型漂移区3和p型杂质区4全部是高浓度区。
另外，关于其他构成，与上述实施形态1的构成大体相同，所以，对相同构件标以相同符号而省略其说明。
本实施形态是比上述实施形态3的构成更简化的结构，所以，对于相对而言的低电容，即对低电压、低电流下元件面积小的元件尤其有效，并且，制造方法可以简化。
(实施形态5)参照图5，本实施形态的构成是把图2所示的3级低浓度化方法和图1所示的以pn组合作为一个单位逐渐降低浓度的方法组合起来的例子。也就是说，pn重复结构的最端部的一组pn组合3、4是在pn重复结构中具有最低杂质浓度的极低浓度区。邻接该极低浓度区的一组pn组合3、4是具有次低杂质浓度的低浓度区。邻接该低浓度区的一组pn组合3、4是具有既比中央部的pn组合3、4的浓度低，又具有比低浓度区浓度高的杂质浓度的中浓度区。
本实施形态的构成与实施形态1～4的构成相比，MOS-FET部分的构成不同。也就是说，在实施形态1～4的构成中，夹着n型漂移层3在两侧对称形成MOS-FET结构，然而在本实施形态中，只在n型漂移层3的一侧形成MOS-FET结构。
另外，关于其他构成，与上述实施形态1的构成大体相同，所以，对相同构件标以相同符号而省略其说明。
很清楚，单元重复周期短的结构，根据pn重复结构的3维多重RESURF效应将更有效地起作用。并且，按照使前述RESURF效应成为有效的观点，要求小的单元间距。
本实施形态中，因为只在n型漂移区3的一侧形成MOS-FET结构，因而能够缩小单元间距。因此，MOS-FET的总沟道宽度(面积)有些牺牲，但与对称形成MOS-FET的情况(实施形态1～4)相比，并不改变总沟槽宽度，却可以缩小到一半单元间距，可以谋求提高pn重复结构的性能。
(实施形态6)以下，用实施形态6～8说明在假定多层外延层结构中应用本发明的结构。
参照图6，在本实施形态中，在半导体衬底的深度方向上层叠形成的多个(例如3个)p型杂质区4a被一体化，成为构成pn重复结构的p型杂质区4。在多个p型杂质区4中，位于pn重复结构最端部的p型杂质区4具有最低的杂质浓度，成为低浓度区。并且，夹在多个p型杂质区4的各区之间的n-外延层2的各n型区成为构成pn重复结构的n型杂质区。
另外，关于其他构成，与上述实施形态1的构成大体相同，所以，对相同构件标以相同符号而省略其说明。
在本实施形态中，与实施形态1同样，在pn重复结构中最端部的p型杂质区4具有最低的杂质浓度，所以，在该最端部得到的耐压变高，可以谋求提高单元部分的耐压。
另外，在图6中，为了简化附图，只示出了把终端部的两侧各1级低浓度化了的结构。然而如实施形态1～5所示那样，终端部分的浓度梯度层是多级也可。在多级的情况下能得到比一级高的耐压，但是如后述的工序流程的说明所示那样，有工序变得繁杂的缺点。
并且，如图6所示，p型杂质区4是内含半导体衬底的深度方向的浓度分布的结构，但在本发明中所讨论的是有重复结构的横向的宏观上的浓度的对称性，所以，因深度方向上的浓度分布而产生的问题可以忽视。
还有，在图6中，为了简化而只用了二级来描绘p型杂质区4的浓度梯度，而实际上p型杂质区4的浓度是无级且连续地变化的浓度，并且，在衬底的深度方向上也是周期性地变化的。
本实施形态的构成(图6)与后述的实施形态7、8的构成相比，其不同点在于把p型杂质区4的p型杂质浓度达到平衡程度时高浓度化了的n-外延层2作为衬底使用。其结果是，在本实施形态中，在p型杂质区4的剖面上的杂质分布成为所熟知的丸子串形。
(实施形态7及8)至此介绍的在埋入多层外延层中的pn重复结构如图7所示，在半导体衬底的深度方向上层叠形成了的多个(例如3个)p型杂质区4a进行一体化而形成构成pn重复结构的p型杂质区4。同样，在半导体衬底的深度方向上层叠形成了的多个(例如3个)n型杂质区3a进行一体化而形成构成pn重复结构的n型漂移区3。因此，p型杂质区4和n型杂质区3的各区在衬底的深度方向上具有周期性变化的杂质浓度分布。
这多个p型杂质区4的各自的平均杂质浓度实质上相同，多个n型漂移区3的各自的平均杂质浓度实质上也相同。
这种构成与上述实施形态6的构成的不同点是形成上述的pn重复结构的各p型或n型区具有恒定的平均浓度，以及n型漂移区3与p型杂质区4同样是利用改变了注入能量的多次离子注入工序形成的，所以在半导体衬底的深度方向上构成内含浓度分布的结构。
在图7中，也与图6同样，为了简单起见，n型漂移区3和p型杂质区4在半导体衬底的深度方向上的浓度梯度只用两级描述，而实际上是无级且连续变化的结构。同样，如图7所示，构成pn重复结构的p型杂质及n型杂质双方同时用扩散的方法形成的结构并不形成如图6所示的丸子串形状。
与此相对照，图8所示的实施形态7的构成在埋入多层外延层中的pn重复结构的最端部的p型杂质区4只用1级进行低浓度化这一点方面与图7所示的现有构成不同。
同样，图9所示的实施形态8的构成在埋入多层外延层中的pn重复结构的最端部的p型杂质区4和n型漂移区3组成的一组pn组合只用1级进行低浓度化这一点方面与图7所示的现有构成不同。
另外，关于图8及图9的其他构成，因为与图7所示的构成大体相同，所以，对相同构件标以相同符号而省略其说明。
在实施形态7及8中，也与实施形态1同样，在pn重复结构中的最端部的p型杂质区4(及n型漂移层3)具有最低的杂质浓度，所以，在该最端部得到的耐压变高，能够谋求提高单元部分的耐压。
(实施形态9～12)以下，用实施形态9～12说明将本发明应用于不是MOS-FET而是二极管的结构。
把图1、图6及图9中的MOS-FET变为二极管的构成分别作为实施形态9、10、11示于图10、图11及图12。
参照图10～图12，在pn重复结构全体的第1主面侧形成p型杂质区21，以与阳极电极22实现电连接。
并且，关于图10中的除此之外的构成与图1所示的构成大体相同，关于图11中的除此之外的构成与图6所示的构成大体相同，关于图12中的除此之外的构成与图9所示的构成大体相同，所以，对相同构件标以相同符号而省略其说明。
同样，图13所示的实施形态12的构成与图5所示的构成相比，其不同点在于在pn组合之间设置沟槽24，以及MOS-FET变成了二极管。并且，因为把MOS-FET变成了二极管，所以在pn重复结构的全体的第1主面侧形成p型杂质区21，以与阳极电极22实现电连接。
另外，关于pn重复结构的浓度设定，与图5所示的构成同样，在pn重复结构的端部采用以3级进行低浓度化的方法。
关于图13除此之外的构成，与图5所示构成大体相同，所以，对相同构件标以相同符号而省略其说明。
在实施形态9～12中，也与实施形态1同样，在pn重复结构中的最端部的p型杂质区4(及n型漂移层3)具有最低的杂质浓度，所以，在该最端部得到的耐压变高，可以谋求提高二极管的单元部分的耐压。
在这些实施形态9～12所示的构成中，上部结构不是由有源元件构成的，但在低导通电压下，具有作为可进行高速开关的元件的功能。
(实施形态13～16)以下，用实施形态13～16说明虽有与上述相同的二极管结构，但在上部是肖特基结的结构中应用本发明的结构。
把图10、图11、图12及图13中的二极管变为肖特基二极管后的构成分别作为实施形态13、14、15及16示于图14、图15、图16及图17。
参照图14～图17，为了对在半导体衬底的第1主面上由金属构成的阳极电极22进行电连接，在其连接部分形成金属硅化物层21a。
同样，关于图14中的除此之外的构成与图10所示的构成大体相同，关于图15中的除此之外的构成与图11所示的构成大体相同，关于图16中的除此之外的构成与图12所示的构成大体相同，关于图17中除此之外的构成与图13所示的构成大体相同，所以，对相同构件标以相同符号而省略其说明。
在实施形态13～16中，也与实施形态1同样，在pn重复结构中的最端部的p型杂质区4(及n型漂移层3)具有最低的杂质浓度，所以，在该最端部得到的耐压变高，能够谋求提高肖特基二极管的单元部分的耐压。
(实施形态17)在本实施形态中，用图18至图25说明图6所示的构成的制造方法的一例。
参照图18，在含有砷或锑的高浓度n+衬底1上，用通常的外延法形成n-外延层2。该n-外延层2与在不使用多重RESURF效应的现有结构的MOS-FET中使用的n型漂移层浓度相比，仅用具有高浓度且均匀的杂质浓度的一层形成。
然后，在n-外延层2上用照相制版技术形成具有规定图形的抗蚀剂图形31a。通过以该抗蚀剂图形31a作为掩模以高能量离子注入硼离子，在成为pn重复结构的中央部区域的深位置上形成硼离子注入区4a。
并且，在图18中，示出的是在抗蚀剂图形31a的下面没有氧化硅膜而直接敷设光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图19，以上述抗蚀剂图形31a作为掩模，通过以中等能量离子注入硼离子，在成为pn重复结构的中央部的区域的中等深度位置上形成硼离子注入区4a。
参照图20，以上述抗蚀剂图形31a作为掩模，通过以低能量离子注入硼离子，在成为pn重复结构的中央部的区域的浅的位置上形成硼离子注入区4a。然后，例如用灰化等方法除去抗蚀剂图形31a。
但是，上述向深的位置的注入(图18)、向中间位置的注入(图19)和向浅的位置的注入(图20)的各注入顺序可以调换。
参照图21，用照相制版技术将具有规定图形的抗蚀剂图形31b形成在n-外延层2上。通过以该抗蚀剂图形31b作为掩模以高能量离子注入硼离子，在成为pn重复结构最端部的区域的深位置上形成硼离子注入区4a。
另外，在图21中，示出的是在抗蚀剂图形31a的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图22，以上述抗蚀剂图形31a作为掩模，通过以中等能量离子注入硼离子，在成为pn重复结构的最端部的区域的中等深度位置上形成硼离子注入区4a。
参照图23，以上述抗蚀剂图形31a作为掩模，通过以低能量离子注入硼离子，在成为pn重复结构的最端部的区域的浅的位置上形成硼离子注入区4a。然后，例如用灰化等方法除去抗蚀剂图形31b。
在图21～图23的工序中，在pn重复结构的最端部注入的硼离子的注入浓度为在中央部注入的硼离子的注入浓度的一半左右。
但是，上述向深的位置的注入(图21)、向中间位置的注入(图22)和向浅的位置的注入(图23)的各注入顺序可以调换。并且，这些向最端部的低浓度的注入工序，可以整体性地调换为上述的向中央部的高浓度的注入工序。
在本实施形态中，为了简单起见，取在pn重复结构的最端部只形成一列p层的情况为例，但本实施形态并不特别地限定于这种情况。
参照图24，在n-外延层2上用照相制版技术形成具有规定图形的抗蚀剂图形31c。通过以该抗蚀剂图形31c作为掩模，以极低能量离子注入硼离子，在成为pn重复结构的中央部及最端部和作为终端结构的保护环部的各区的非常浅的位置上形成硼离子注入区5、15。然后，例如用灰化等方法除去抗蚀剂图形31c。
参照图25，在高温下进行长时间的热处理。由此，硼离子注入区5、15扩散为适当的大小而形成保护环部分15和p型体区5。与此同时，在半导体衬底的深度方向上并列的多个硼离子注入区4a扩散到周围而一体化，形成构成pn重复结构的p型杂质区4。其后，形成MOS-FET构成部及电极等，完成图6所示的半导体器件。
即使具有目前的高能离子注入技术，最大的加速能量也就是数MeV的程度。所以，即使是轻元素的硼，在Si中的行程也就在10μm以内，不能注入再深的位置。因此，用本实施形态的制造方法能够实现的元件结构被限定为200V以下的比较低的耐压的元件。
但是，使用称为高能离子注入机的高价的制造设备和与此相应的厚膜光致抗蚀剂以及照相制版工序的制造方法，与后述的埋入多层外延方式及沟槽方式相比，有工序简化的优点。
(实施形态18)在本实施形态中，用图26～图32说明图8所示构成的制造方法的一例。
本实施形态的制造方法，首先经过与图18～图20所示的实施形态17的工序同样的工序。但是该n-外延层2与在不使用多重RESURF效应的现有结构的MOS-FET中使用的n型漂移层浓度相比，仅用具有低浓度且均匀的杂质浓度的一层形成。
然后，参照图26，在n-外延层2上用照相制版技术形成具有规定图形的抗蚀剂图形31d。通过以该抗蚀剂图形31d作为掩模，以高能量离子注入磷离子，在成为pn重复结构的中央部的区域的深位置上形成磷离子注入区3a。
并且，在图26中，示出的是在抗蚀剂图形31d的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图27，通过以上述抗蚀剂图形31d作为掩模，以中等能量离子注入磷离子，在成为中央部的区域的中等深度位置上形成磷离子注入区3a。
参照图28，通过以上述抗蚀剂图形31d作为掩模，以低能量离子注入磷离子，在成为中央部的区域的浅的位置上形成磷离子注入区3a。然后，例如用灰化等方法除去抗蚀剂图形31d。
但是，上述向深的位置的注入(图26)、向中间位置的注入(图27)和向浅的位置的注入(图28)的各注入顺序可以调换。并且，向这些中央部的磷离子的注入工序也可以整体性地调换为上述的向中央部的硼离子的注入工序。
参照图29，用照相制版技术将具有规定图形的抗蚀剂图形31e形成在n外延层2上。通过以该抗蚀剂图形31e作为掩模，以高能量离子注入硼离子，在成为pn重复结构最端部的区域的深位置上形成硼离子注入区4a。
另外，在图29中，示出的是在抗蚀剂图形31a的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图30，通过以上述抗蚀剂图形31e作为掩模，以中等能量离子注入硼离子，在成为pn重复结构的最端部的区域的中等深度位置上形成硼离子注入区4a。
参照图31，通过以上述抗蚀剂图形31e作为掩模，以低能量离子注入硼离子，在成为pn重复结构的最端部的区域的浅的位置上形成硼离子注入区4a。然后，例如用灰化等方法除去抗蚀剂图形31e。
在图29～图31的工序中，在pn重复结构的最端部注入的硼离子的注入浓度为注入于中央部的硼离子的注入浓度的一半程度。
但是，上述向深的位置的注入(图29)、向中间位置的注入(图30)和向浅的位置的注入(图31)的各注入顺序可以调换。并且，向这些pn重复结构的最端部的低浓度的注入工序可以整体性的调换为向上述的中央部的高浓度的硼离子或磷离子的注入工序。
在本实施形态中，为了简单起见，取在pn重复结构的最端部只形成一列低浓度的p层的情况为例，但本实施形态并不特别地限定于这种情况。
参照图32，通过经图24所示的与实施形态17同样的工序，形成保护环部分15和p型体区5。与此同时，在半导体衬底的深度方向上并列的多个硼离子注入区4a和多个磷离子注入区3a向周围扩散而实现一体化，形成构成pn重复结构的p型杂质区4和n型漂移区3。其后，形成MOS-FET构成部及电极等，完成图8所示的半导体器件。
同样，在图32中，为了简单起见，把被连接的n型漂移区3和p型杂质区4以低浓度和高浓度的2级显示出来，但实际上那些杂质浓度却是无级且连续地变化，并在衬底的深度方向上呈周期性的变化。并且，pn重复结构的最端部的低浓度的p型杂质区4在杂质浓度高的部分成为稍微向外围扩展的弯曲的剖面形状，但为了简化起见省略了细节。
在实施形态17中，在比较高浓度的n型外延层2上用硼离子注入形成p型杂质区4。与之相对照，在本实施形态中，用低浓度的n型外延层2独立地形成n型漂移区3和p型杂质区4的各埋入扩散区3a、4a。所以，pn重复结构的外周部分的n型外延层2的浓度变低而构成pin二极管。
并且，因为n型漂移区3和p型杂质区4通过离子注入形成，所以，与实施形态17相比，n型漂移区3和p型杂质区4的浓度平衡容易得到。因此，本实施形态的制造方法是在低耐压元件中也适于比较高耐压元件的方法。
但是，因为是独立地进行n型漂移区3和p型杂质区4的离子注入工序，所以与实施形态17相比，有工序数增加的缺点，因此，希望综合考虑元件所要求的性能及成本，区别使用这些方法。
(实施形态19)在本实施形态中，用图33～图42说明图9所示的构成的制造方法的一例。但是，若根据以下方法，也可能做出图1～图5所示结构。
本实施形态的制造方法，首先经过与图18～图20所示的实施形态17的工序同样的工序。但是，n-外延层2与在不使用多重RESURF效应的现有结构的MOS-FET中使用的n型漂移层浓度相比，仅用具有低浓度且均匀的杂质浓度的一层形成。
然后，参照图33，在n-外延层2上用照相制版技术形成具有规定图形的抗蚀剂图形31f。通过以该抗蚀剂图形31f作为掩模，以高能量离子注入磷离子，在成为pn重复结构的中央部的区域的深位置上形成磷离子注入区3a。
并且，在图33中，示出的是在抗蚀剂图形31f的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图34，通过以上述抗蚀剂图形31f作为掩模，以中等能量离子注入磷离子，在成为中央部的区域的中等深度位置上形成磷离子注入区3a。
参照图35，通过以上述抗蚀剂图形31f作为掩模，以低能量离子注入磷离子，在成为中央部的区域的浅的位置上形成磷离子注入区3a。然后，例如用灰化等方法除去抗蚀剂图形31f。
但是，上述向深的位置的注入(图33)、向中间位置的注入(图34)和向浅的位置的注入(图35)的各注入顺序可以调换。并且，向这些中央部的磷离子的注入工序也可以整体性地调换为上述的向中央部的硼离子的注入工序。
参照图36，从这里起成为低浓度化所必要的构成的制造工序。在n-外延层2上用照相制版技术形成具有规定图形的抗蚀剂图形31g。通过以该抗蚀剂图形31g作为掩模，以高能量离子注入磷离子，在成为离pn重复结构的最端部只有1级的中央部(跟前)的区域的深的位置上形成磷离子注入区3a。
另外，在图36中，示出的是在抗蚀剂图形31g的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图37，通过以上述抗蚀剂图形31g作为掩模，以中等能量离子注入磷离子，在成为离pn重复结构的最端部只有1级的中央部的区域的中等深度位置上形成磷离子注入区3a。
参照图38，通过以上述抗蚀剂图形31g作为掩模，以低能量离子注入磷离子，在成为离pn重复结构的最端部只有1级的中央部的区域的浅的位置上形成磷离子注入区3a。然后，例如用灰化等方法除去抗蚀剂图形31g。
在图36～图38的工序中，向pn重复结构的最端部注入的磷离子的注入浓度为注入于中央部的磷离子的注入浓度的一半的程度。
但是，上述向深的位置的注入(图36)、向中间位置的注入(图37)和向浅的位置的注入(图38)的各注入顺序可以调换。并且，向离这些pn重复结构的最端部只有1级的中央部的磷离子的注入工序可以整体性的调换为上述的向中央部的硼离子或磷离子的注入工序。
参照图39，在n-外延层2上用照相制版技术形成具有规定图形的抗蚀剂图形31h。通过以该抗蚀剂图形31h作为掩模，以高能量离子注入硼离子，在成为pn重复结构的最端部的区域的深位置上形成硼离子注入区4a。
另外，在图39中，示出的是在抗蚀剂图形31h的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图40，通过以上述抗蚀剂图形31h作为掩模，以中等能量离子注入硼离子，在成为pn重复结构的最端部的区域的中等深度位置上形成硼离子注入区4a。
参照图41，通过以上述抗蚀剂图形31h作为掩模，以低能量离子注入硼离子，在成为pn重复结构的最端部的区域的浅的位置上形成硼离子注入区4a。然后，例如用灰化等方法除去抗蚀剂图形31h。
在图39～图41的工序中，向pn重复结构的最端部注入的硼离子的注入浓度为注入于中央部的硼离子的注入浓度的一半程度。
但是，上述向深的位置的注入(图39)、向中间位置的注入(图40)和向浅的位置的注入(图41)的各注入顺序可以调换。并且，向这些pn重复结构的最端部的低浓度的硼离子注入工序可以整体性的调换为上述的向中央部的硼离子或磷离子的注入工序，或者调换为向离pn重复结构的最端部只有1级的中央部的低浓度的磷离子的注入工序。
在本实施形态中，为了简单起见，取在pn重复结构的最端部只形成一列由低浓度的p层和n层组成的pn组合的情况为例，但本实施形态并不特别地限定于这种情况。
参照图42，通过经图24所示的与实施形态17同样的工序，形成保护环部分15和p型体区5。与此同时，在半导体衬底的深度方向上并列的多个硼离子注入区4a和多个磷离子注入区3a向周围扩散而实现一体化，形成构成pn重复结构的p型杂质区4和n型漂移区3。其后，形成MOS-FET构成部及电极等，完成图9所示的半导体器件。
另外，在图42中，为了简单起见，把被连接的n型漂移区3和p型杂质区4以低浓度和高浓度的2级显示出来，但实际上这些杂质浓度无级且连续地变化，并在衬底的深度方向上呈周期性的变化。并且，pn重复结构的最端部的低浓度的p型杂质区4在杂质浓度高的部分成为稍微向外围扩展的弯曲的剖面形状，但为了简化省略了细节。
(实施形态20)作为实施形态20，用图45～图53详述在埋入区的形成中使用多层外延层制造图6所示的结构的工序流程。
参照图43，在含砷或锑的高浓度n+衬底1上，用通常的外延方法形成初级的n-外延层2a。该n-外延层2a与在不使用多重RESURF效应的现有结构MOS-FET中使用的n型漂移层浓度相比，仅以具有低浓度且均匀的杂质浓度的一层形成。在n-外延层2a上用照相制版技术形成具有规定图形的抗蚀剂图形31i。
另外，在图43中，示出的是在抗蚀剂图形31i的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图44，通过以该抗蚀剂图形31i作为掩模，以通常的能量离子注入硼离子，在成为pn重复结构的中央部的区域的比较浅的位置(虽然深的位置也可以，但一般地难以产生高能量)上形成硼离子的高浓度注入区4a。然后，例如用灰化等方法除去抗蚀剂图形31i。
参照图45，在n-外延层2a上用照相制版技术形成具有规定图形的抗蚀剂图形31k。通过以该抗蚀剂图形31k作为掩模，以通常的能量离子注入硼离子，在成为pn重复结构的最端部的区域的比较浅的位置上形成硼离子的低浓度注入区4a。其后，例如用灰化等方法除去抗蚀剂图形31k。
另外，在图45中，示出的是在抗蚀剂图形31k的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图46，因为在衬底中埋入了上述高浓度和低浓度双方的硼离子注入区4a，所以与对图43的工序的说明同样，通过外延生长形成低浓度的n-外延层2b。严格地说，通过在该外延生长工序中的热处理，各注入区4a稍微向周围扩散其剖面形状成为圆形。用虚线示出外延生长界面，在其上部以扩展(凸起)的形状图示出该扩散的状态，但该凸起本身既不是可积极利用的部分，同样，凸起也不是有害的的部分。
在以下的工序中，从上述初级的n-外延层2a的形成开始，高浓度的硼离子注入区4a的形成、低浓度硼离子注入区4a的形成以及第2级n-外延层2b的形成各工序基本上仅以所希望的次数重复。
参照图47，在n-外延层2b上用照相制版技术形成具有规定图形的抗蚀剂图形311，通过以该抗蚀剂图形311作为掩模，以通常的能量离子注入硼离子，在成为pn重复结构的中央部的区域的比较浅的位置上形成硼离子的高浓度注入区4a。其后，例如用灰化等方法除去抗蚀剂图形311。
另外，在图47中，示出的是在抗蚀剂图形311的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图48，在n-外延层2b上用照相制版技术形成具有规定图形的抗蚀剂图形31m。通过以该抗蚀剂图形31m作为掩模，以通常的能量离子注入硼离子，在成为pn重复结构的最端部的区域的比较浅的位置上形成硼离子的低浓度注入区4a。其后，例如用灰化等方法除去抗蚀剂图形31m。
另外，在图48中，示出的是在抗蚀剂图形31m的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
然后，因为在衬底中埋入了上述高浓度和低浓度双方的硼离子注入区4a，所以与对图43的工序的说明同样，通过外延生长形成低浓度的n-外延层2c。严格地说，通过在该外延生长工序中的热处理，各注入区4a稍微向周围扩散其剖面形状成为圆形。用虚线示出外延生长界面，在其上部以扩展(凸起)的形状图示出该扩散的状态，但该凸起本身既不是可积极利用的部分，同样，凸起也不是有害的的部分。
参照图49，在n-外延层2c上用照相制版技术形成具有规定图形的抗蚀剂图形31n。通过以该抗蚀剂图形31n作为掩模，以通常的能量离子注入硼离子，在成为pn重复结构的中央部的区域的比较浅的位置上形成硼离子的高浓度注入区4a。其后，例如用灰化等方法除去抗蚀剂图形31n。
另外，在图49中，示出的是在抗蚀剂图形31n的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图50，在n-外延层2c上用照相制版技术形成具有规定图形的抗蚀剂图形31o。通过以该抗蚀剂图形31o作为掩模，以通常的能量离子注入硼离子，在成为pn重复结构的最端部的区域的比较浅的位置上形成硼离子的低浓度注入区4a。其后，例如用灰化等方法除去抗蚀剂图形31o。
另外，在图50中，示出的是在抗蚀剂图形31o的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图51，因为在衬底中埋入了上述高浓度和低浓度双方的硼离子注入区4a，所以与对图43的工序的说明同样，通过外延生长形成末级的低浓度的n-外延层2d。由此，通过n-外延层2a～2d，多层外延层2被形成。
严格地说，通过在该外延生长工序中的热处理，各注入区4a稍微向周围扩散其剖面形状成为圆形。用虚线表示外延生长界面，在其上部以扩展(凸起)的形状图示出该扩散的状态，但该凸起本身既不是可积极利用的部分，同样，凸起也不会成为有害的部分。
参照图52，在n-外延层2d上用照相制版技术形成具有规定图形的抗蚀剂图形31p。通过以该抗蚀剂图形31p作为掩模，以极低能量离子注入硼离子，在成为pn重复结构的中央部及最端部和作为终端结构的保护环部的各区的非常浅的位置上形成硼离子注入区5、15。其后，例如用灰化等方法除去抗蚀剂图形31p。
参照图53，在高温下施加长时间的热处理。由此，硼离子注入区5、15扩散为适当的大小，形成保护环部分15和p型体区5。与此同时，在半导体衬底的深度方向上并列的多个硼离子注入区4a扩散到周围而一体化，形成构成pn重复结构的p型杂质区4。之后，形成MOS-FET构成部及电极等，完成图6所示的半导体器件。
另外，在图45、图48及图50的工序中，向pn重复结构最端部注入的硼离子的注入浓度为在中央部注入的硼离子的注入浓度的一半程度。
并且，在本实施形态中，以仅用一级就把pn重复结构的最端部低浓度化的情况为例进行说明，但如上述其他例子那样，也可以把低浓度化的级数设为多级。通过那样做，虽有因工序更复杂化而使制造成本上升的缺点，但又有元件的耐压性能得到改善这一大优点。因此，综合考虑所要求的产品的性能价格比的关系，也可以以多级实现低浓度化，本实施形态决不只限定于1级的结构及其制作方法。
本实施形态的制造方法中，只要外延层的层数重叠，在原理上就可以无限地重叠上去。所以，用该制造方法制得的半导体器件是可以与从数百V左右的中耐压至数千V的高耐压对应的元件。反之，如后述那样，为使埋入扩散层4a在深度方向上连接，一定需要某种程度的高温热处理工序。在这种高温热处理中，与向深度方向(上下方向)的扩散同时也发生了横向扩散，所以，因为不能缩短pn重复结构的周期而存在在低于300V左右以下的低耐压区难以实现其性能的不足。
(实施形态21)作为实施形态21，用图54～图63详述在埋入区的形成中使用多层外延层、并在pn重复结构的最端部的扩散中使用细长图形制造图6的结构的工序流程。
参照图54，在含砷或锑的高浓度n+衬底1上，用通常的外延方法形成初级的n-外延层2a。该n-外延层2a与在不应用多重RESURF效应的现有结构MOS-FET中使用的n型漂移层浓度相比，仅以具有低浓度且均匀的杂质浓度的一层形成。在n-外延层2a上用照相制版技术形成具有规定图形的抗蚀剂图形31q。
在成为该抗蚀剂图形31q的pn重复结构的中央部的区域上，形成由单一孔构成的第1开孔图形，在pn重复结构的最端部的区域形成由多个微细孔构成的第2开孔图形。在第2开孔图形中的所有微细孔的开孔面积之和被设定为比第1开孔图形的开孔面积小。
另外，在图54中，示出的是在抗蚀剂图形31q的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
参照图55，以该抗蚀剂图形31q作为掩模，以通常的能量离子注入硼离子。由此，在比较浅的位置上分别形成了成为pn重复结构的中央部的区域的硼离子高浓度注入区4a及成为pn重复结构的最端部的区域的硼离子低浓度注入区4a。总之，与上述实施形态19、20不同，在本实施形态中，在欲低浓度化的pn重复结构的最端部也用与中央部同样的注入工序同时注入杂质。
图63示出了上述离子注入后不久的pn重复结构的最端部的杂质的注入情况。参照图63，因为在pn重复结构的最端部上的第2开孔图形是由多个微细孔形成的，所以变为在各微细孔的正下方形成硼离子注入区4a1。从该状态实施用于杂质扩散的热处理。
若非常微细地形成多个微细孔，即使稍微进行热处理，也如图6所示，多个硼离子注入区4a1向周围扩散、相互重叠而一体化，构成低浓度注入区4a。并且，用少许热处理、用简单地扩散使各注入区4a1重叠，可使作为整体的浓度均匀化。该低浓度注入区4a即使形状或浓度多少有些起伏，宏观上也可以看作是均匀而比较低浓度的扩散区4a。并且，上述热处理本身既可以由后工序的外延生长工序兼任，也可以在外延生长前独立地进行。
在此，第2开孔图形中的所有微细孔的开孔面积之和被设定为比第1开孔图形的开孔面积小。因此，即使向这些开孔图形双方同时进行离子注入，也可以形成成为中央部的区域的高浓度的、并成为pn重复结构的最端部的区域的低浓度的各注入区4a。
其后，例如用灰化等方法除去抗蚀剂图形31q。
参照图56，因为在衬底中埋入了上述高浓度和低浓度双方的硼离子注入区4a，所以与对图54的工序的说明同样，通过外延生长形成低浓度的n-外延层2b。严格地说，通过在该外延生长工序中的热处理，各注入区4a稍微向周围扩散其剖面形状成为圆形。用虚线示出外延生长界面，在其上部以扩展(凸起)的形状图示出该扩散的状态，但该凸起本身既不是可积极利用的部分，同样，凸起也不是有害的的部分。
在以下的工序中，从上述初级的n-外延层2a的形成开始，高浓度的硼离子注入区4a的形成、低浓度硼离子注入区4a的形成以及第2级n-外延层2b的形成各工序基本上仅以所希望的次数重复。
参照图57，与图54同样，在n-外延层2a上用照相制版技术形成具有规定图形的抗蚀剂图形31r。在成为该抗蚀剂图形31r的pn重复结构的中央部的区域上，形成由单一孔构成的第1开孔图形，在成为pn重复结构的最端部的区域形成由多个微细孔构成的第2开孔图形。在第2开孔图形中的所有微细孔的开孔面积之和被设定为比第1开孔图形的开孔面积小。
另外，在图57中，示出的是在抗蚀剂图形31r的下面没有敷设氧化硅膜而直接涂敷光致抗蚀剂的情况，但按照需要，也可设置下敷氧化硅膜。
然后，以该抗蚀剂图形31r作为掩模，以通常的能量离子注入硼离子。由此，在比较浅的位置上分别形成了成为pn重复结构中央部的区域的硼离子高浓度注入区4a及成为pn重复结构最端部的区域的硼离子低浓度注入区4a。其后，例如用灰化等方法除去抗蚀剂图形31r。
参照图58，通过进行与上述同样的外延生长，形成低浓度的n-外延层2c。严格地说，通过该外延生长工序中的热处理，各注入区4a稍微向周围扩散其剖面形状成为圆形。
然后，仍与上述同样，通过单一的照相制版和单一的离子注入，在比较浅的位置分别在成为pn重复结构的中央部的区域形成硼离子的高浓度注入区4a，在成为pn重复结构的最端部的区域形成硼离子的低浓度注入区4a。然后，例如用灰化等方法除去抗蚀剂图形31s。
参照图59，通过进行与上述同样的外延生长，形成低浓度的n-外延层2d。严格地说，通过该外延生长工序中的热处理，各注入区4a稍微向周围扩散其剖面形状成为圆形。
参照图60，在n-外延层2d上用照相制版技术形成具有规定图形的抗蚀剂图形31t。通过以该抗蚀剂图形31t作为掩模，以极低能量离子注入硼离子，在成为pn重复结构的中央部及最端部和作为终端结构的保护环部的各区的非常浅的位置上形成硼离子注入区5、15。其后，例如用灰化等方法除去抗蚀剂图形31t。
再者，在习惯上，在照相制版时，希望有下敷氧化硅的部分，但并不特别限定，所以为了简单起见而在图中予以省略。
参照图61，在高温下施加长时间的热处理。由此，硼离子注入区5、15扩散为适当的大小，形成保护环部分15和p型体区5。与此同时，在半导体衬底的深度方向上并列的多个硼离子注入区4a向周围扩散而一体化，形成构成pn重复结构的p型杂质区4。
参照图62，在用通常的照相制版技术及离子注入技术形成的p型体区5内，形成MOS-FET的n+源区6和用于得到对p型体区5的低阻抗接触的p+接触区7。
但是，n+源区6用砷或磷而p+接触区7用p硼分别形成，所以，对于n+源区6和p+接触区7有必要独立地进行照相制版工序和离子注入工序。并且，与后述的栅区的形成的顺序没有特别地规定，可以按照性能及用途调换工序顺序。
最后，通过完成MOS-FET结构完成图6所示的半导体器件。但是，在图6中，省略了通过层间绝缘膜的接触孔，A1布线等也被简化，用单纯的直线布线表示。
并且，在本实施形态中，以仅用一级就把pn重复结构的最端部低浓度化的情况为例进行说明，但如上述其他例子那样，也可以把低浓度化的级数设为多级。通过那样做，虽有因工序更复杂化而使制造成本上升的缺点，但又有元件的耐压性能得到改善这一大优点。因此，综合考虑所要求的产品的性能价格比的关系，也可以以多级实现低浓度化，本实施形态决不只限定于1级的结构及其制作方法。
在本实施形态用的多层方式的制造方法与上述实施形态20的情况同样，是可以与从数百V左右的中耐压到数千V的高耐压对应的制造方法，但存在在300V以下的低耐压区的性能难以得到的缺点。另一方面，与实施形态20相比，能够设法使pn重复结构的最端部与中央部同时形成，所以，有制造工序可以减半的优点。
(有沟槽的情况的实施形态的说明)虽然没有直接的实施形态，但以下简单地说明制造有沟槽的情况下在中央部中的pn重复结构的工序流程，然后转向说明应用该有沟槽结构及其制造方法的本发明的实施形态。
同样，对于该有沟槽结构STM(超沟槽功率MOS-FET)，与上述的埋入多层外延结构及其制造方法相比，不仅工序数少，还有因重复周期容易缩短至极限而使元件的主耐压和导通电阻的折衷关系非常良好的优点，无论从原理上、制造技术上，都有在从低耐压到高耐压的宽广范围内有效的优点。
关于通过对沟槽侧壁斜向离子注入制作扩散层的工序流程，用图65～图69依次说明。
参照图65，首先用通常的方法，以用CVD法形成了的氧化硅膜等作为掩模材料41进行各向异性刻蚀，在半导体衬底的第1主面上形成多个沟槽23。
参照图66，只对形成的条状沟槽23的一侧的侧壁注入硼离子，形成硼离子注入区4。
参照图67，只对形成了的条状沟槽23的对面的侧壁注入磷离子，形成磷离子注入区3。但是，该图66和图67的工序可以调换。
参照图68，硼离子注入区4和磷离子注入区3通过热处理同时扩散，形成具有所希望的杂质浓度分布的p型杂质区4和n型漂移区3。
参照图69，用由CVD法形成的氧化硅膜等绝缘物24进行沟槽23的埋入。
STM结构与上述埋入多层外延结构相比，无论是在性能方面，还是在制造成本方面都是优越的。但是，使用了所谓只对沟槽23的一侧的侧壁斜向离子注入的、即使在LSI(大规模集成电路)中也很少使用的方法。所以，当在pn重复结构的最端部进行低浓度化时，与上述埋入多层外延工序的情况相比，有工序变复杂、提出条件的难易程度增加的缺点。因而，希望根据作为产品所要求的价格性能比的指标，从以本实施形态为首的多种制造方法中选择适当的方法制成本发明的半导体器件。
(实施形态22)作为实施形态22，将用图70～78详细地说明在STM结构中把使扩散层低浓度化的最端部的沟槽与中央部的沟槽分别重新开掘的情况下的制造方法。
在以下的图70～图72所示的工序中，和上述的图65～图67的工序流程基本相同。
参照图70，首先用通常的方法，通过用CVD法形成的氧化硅膜等作为掩模材料41a进行各向异性刻蚀，在半导体衬底的第1主面上形成多个沟槽23。在这多个沟槽23中，不包括在最终完成状态下位于最端部的沟槽。
参照图71，只对条状地形成的多个沟槽23的所有一侧的侧壁注入硼离子，形成硼离子注入区4。
参照图72，只对条状地形成的多个沟槽23的所有的对面一侧的侧壁注入磷离子，形成磷离子注入区3。但是，该图71和图72的工序也可以调换，基本上不意味着按照该顺序进行。
参照图73，全部沟槽23都用由CVD法形成的氧化硅膜之类的膜41b一次填埋以实现表面平坦化。至此，是相当于现有STM结构的制法的部分，以下，是与本实施形态有关的工序。
为了在最端部形成沟槽，在填埋沟槽23使用的膜41b的所希望的位置，用通常的照相制版和各向异性刻蚀开设窗口。
参照图74，通过在膜41b上所开的窗口，对半导体衬底进行各向异性刻蚀，形成最端部的沟槽23。
参照图75，只对最端部的沟槽23的一侧侧壁上注入硼离子，形成硼离子注入区4。这时，硼离子以注入中央部的硼离子的注入浓度的一半程度的浓度被注入。
参照图76，只对最端部的沟槽23的对面一侧的侧壁注入磷离子，形成磷离子注入区3。这时，磷离子以注入中央部的磷离子的注入浓度的一半程度的浓度被注入。并且，磷注入的工序也可以与前面的硼注入的工序调换，并不意味着按该顺序进行。
参照图77，为使夹在沟槽23之间的台面区具有所希望的浓度分布，要对元件全体进行热处理。由此，硼离子注入区4和磷离子注入区3向周围扩散而形成p型杂质区4和n型漂移区3。从最端部的沟槽23的侧壁扩散的p型杂质区4和n型漂移区3被设定为比上述中央部的杂质浓度低，所以，即使在完成状态也比中央部的杂质浓度低。至此是与本实施形态有关的部分。
作为后工序，如图78所示，在沟槽23内填埋绝缘膜24。但是，该绝缘膜的填埋工序与前面的热处理工序可以调换。并且，形成作为终端结构的保护环部及MOS-FET的p型体区等的比较深的扩散区的工序在图中未示出，但可适当地插入上述工序的某处或后工序的某处中。
另外，在本实施形态中，以只对最端部的一条沟槽23实施低浓度化的情况为例加以说明，但如上述其他例子及后述的图88的STM结构例所示，低浓度化的级数也可能是多级。这样，虽有因工序更复杂化而使制造成本提高的缺点，但又有元件的耐压性能得到改善这一大优点。因此，综合考虑所要求的制品的性能价格比的关系，也可以以多级进行，本实施形态决不是只限定于一级的结构及其制造方法。
(实施形态23)作为实施形态23，用图79～86详述在STM结构中对使扩散层低浓度化的最端部的沟槽的侧壁的相反导电型的离子注入，即反离子注入场合的制造方法。
参照图79，首先用通常的方法，通过用CVD法形成的氧化硅膜作为掩模材料41a进行各向异性刻蚀，在半导体衬底的第1主面上形成多个沟槽23。在这多个沟槽23中，不包括在最终完成状态下位于重复结构的最端部的沟槽。
参照图80，只对条状地形成的多个沟槽23的所有的一侧侧壁以相同的注入浓度注入硼离子，形成硼离子注入区4。
参照图81，只对条状地形成的多个沟槽23的所有的对面的侧壁以相同的浓度注入磷离子，形成磷离子注入区3。但是，该图80和图81的工序也可以调换，基本上不意味着按该顺序进行。
参照图82，全部沟槽23都用由CVD法形成的氧化硅膜之类的膜41b一次填埋。至此，是相当于现有STM结构的制造方法的部分，以下，是与本实施形态有关的工序。
然后，在位于最端部的沟槽23上用照相制版技术形成有窗的光致抗蚀剂图形31u。以该抗蚀剂图形31u作为掩模进行刻蚀。在该刻蚀工序中，根据所形成的沟槽23的绝对深度、深宽比等分别使用湿法或干法刻蚀，或选择两种方法的组合。
然后，例如用灰化方法除去抗蚀剂图形31u。
参照图83，通过上述的刻蚀，除去位于最端部的沟槽23内的填埋物。
参照图84，只对最端部的沟槽23一侧的侧壁注入与在前工序中注入的硼(p型)的导电类型相反的磷离子(n型)，形成磷离子注入区3b。由于该磷离子的注入，在最端部的沟槽23侧壁上形成的p型杂质区4的完成状态被控制为注入于中央部的杂质浓度的一半左右的杂质浓度。
参照图85，只对最端部的沟槽23的对面的侧壁注入与在前工序中注入的磷(n型)的导电类型相反的硼离子(p型)，形成硼离子注入区4b。由于该硼离子的注入，在最端部的沟槽23侧壁上形成的n型杂质区3的完成状态被控制为注入于中央部的杂质浓度的一半左右的杂质浓度。
另外，硼注入的工序也可以替换为前面的磷注入的工序，不意味着按该顺序进行。至此，是本实施形态的特征的部分。以下为与其他实施形态同样的流程，所以记述简单。
参照图86，为使夹在沟槽23之间的台面区具有所希望的浓度分布，要对元件全体实施热处理。由此，硼离子注入区4和磷离子注入区3向周围扩散而形成p型杂质区4和n型漂移区3。从最端部的沟槽23的侧壁扩散的p型杂质区4和n型漂移区3被设定为比上述中央部的杂质浓度低，所以，即使在完成状态也比中央部的杂质浓度低。
作为后工序，如图78所示，在沟槽23内填埋绝缘膜24。但是，该绝缘膜24的填埋工序和前面的热处理工序可以调换。并且，形成作为终端结构的保护环部及MOS-FET的p型体区等的比较深的扩散区的工序在图中未示出，但可适当地插入上述工序的某处或后工序的某处中。
另外，在本实施形态中，以只在最端部的一条沟槽23实施低浓度化的情况为例进行说明，但如上述其他例子及后述的图88的STM结构例所示，低浓度化的级数也可能是多级。这样，虽有因工序更复杂化而使制造成本提高的缺点，但又有元件的耐压性能得到改善这一大优点。因此，综合考虑所要求的制品的性能价格比的关系，也可以以多级进行，本实施形态决不限定于一级的结构及制造方法。
与实施形态22的两次开掘沟槽23的情况相比，本实施形态的方法的优点是工序简单。沟槽刻蚀是已确定的技术，但该元件所要求的深度与在通常的LSI的隔离工序中使用的相比，非常深的情况居多，有处理时间长的问题。若使用本实施形态示出的工序，该点在反掺杂的部分中，只是除去掩埋氧化膜，所以，有工序的处理时间短而简便的优点。另一方面，去除在高的深宽比的沟槽内填埋的氧化硅膜，不论湿法、干法，有难以提出条件的缺点。
(实施形态24)作为实施形态24，用图87～91详述将重复结构的最端部的沟槽槽为虚线状沟槽结构(以下，称为DLT)应用于沟槽并行栅极结构的STM，且只将pn重复结构的最端部的p层或n层的1条进行低浓度化的情况下的结构及制造方法。另外，图88是在图87所示的沟槽并行栅极结构的STM中将DLT结构应用于最端部的沟槽的构成的3维俯视图。
参照图87及图88，本实施形态的构成与图5所示的构成相比，其不同点在于由1组p型杂质区4和n型漂移区3构成的pn组合之间设置沟槽23，在pn重复结构的最端部被低浓度化了的pn组合只是1级，以及位于多个沟槽23的最端部的沟槽23具有DLT结构。
主要参照图88，这里，所谓DLT结构的沟槽是多个孔23a沿着规定的方向隔开一定间隔配置，从而在第1主面内具有虚线状的表面图形的沟槽。并且，在各沟槽23内，例如用氧化硅膜构成的绝缘膜24填埋。
关于除此以外的结构，与图5所示结构大体相同，所以对同一构件标以同一符号而省略其说明。
本实施形态的特征是与制造方法密切相关，工序全不增加，只沿用现有结构的STM制造工序就能实现主耐压高的元件。并且，在上述的其他实施形态中，在pn重复结构的最端部具有多级浓度梯度的情况下，有因制造工序进一步增加而变复杂的缺点，然而在本实施形态以下所示的DLT结构中，虽有图形尺寸的制约，但大致上，即使多级化，制造工序也全不增加，因而有非常容易实现的很大优点。
制作图87及图88的结构时，在pn重复结构的最端部的低浓度区的最终完成浓度由在DLT结构的沟槽23中的各孔23a的侧壁长度LA与间距LB的关系(有效侧壁面积)决定。具体地说，低浓度化比率R1c以图中所示的长度LA与间距LB的比率近似地定义，用下式表示R1c＝LA/(LA+LB)例如，如果设LA＝2μm、LB＝2μm，则R1c＝50％，取得了与把在pn重复结构的最端部的低浓度区的杂质浓度降低到50％大致同样的效果。严格地说，该杂质浓度随离子注入后的总的热处理量、温度和时间而变化。但是，粗略地说，如果加以调整，使杂质扩散仅仅与未注入区(未形成孔23a的区域)的宽度LB＝2μm相同，则在被注入的直线部分(形成孔23a的区域)的中央位置的杂质原子到达未注入区的中央部分。同时，在被注入的直线部分的端部(孔23a的端部)的杂质原子到达相邻的直线部分的端部。因而，被注入的直线部分LA的浓度、未注入区LB的浓度均被平均化，大致下降到刚注入后的浓度的50％的程度。如图87及图88所示的1级的低浓度化的情况下，该R1c最好在30％以上、70％以下。
一般地说，硅中的杂质浓度分布是用高斯分布或误差函数(Errorfunction)定义的形状，但在以线性比例看这种分布的场合，几乎可以看作是一次函数、即三角形分布。从而，对于上述的近似，事实上不会发生大的偏离，所以，可以非常简便地根据虚线的长度LA和间隔LB的比率来调整浓度。
另外，对于该比率的计算，与长度LA、LB正交方向的尺寸，即沟槽23的宽度没有关系。
可以更直观地理解上述说明的表示是以下的图89～91。图89示出了刚注入后或者热处理不足的状态，并且示出了高浓度区3、4还保留在DLT结构的沟槽23的侧壁上、虚线状的扩散区3、4未连接的状态。
其次，图90示出了注入后通过进行少许热处理，因横向扩散使杂质区3、4扩散的状态。通过这种热处理，高浓度区3、4从DLT结构的沟槽23的侧壁扩散而与其他高浓度区3、4连接。但是，在接近于DLT结构的沟槽23的侧壁的部分还保留有高浓度区。即使在这种状态下也没有大问题，但如后述的图91所示，最好用热处理使整体扩散至均匀化。
因而，图91示出了在注入后通过进行充分的热处理，因横向扩散，使高浓度区3、4从DLT结构的沟槽23的侧壁充分地扩散而与其他高浓度区3、4连接的同时，DLT结构的沟槽23的侧壁的浓度也大体达到均匀化的状态。
并且，表1示出了将DLT结构应用于300V级STM的场合的改善效果。
虚线沟槽结构的实施形态和现有例的耐压比较如下表1
在实际的元件中，不能制造没有终端部分的无限重复结构，所以，表1中的“仅中央单元部分的模拟”示出的是，作为理想情况，使用数值模拟计算单元部分的主耐压的情况下的值。在这种情况下，得到了325V的主耐压，所以将其耐压值作为100％与其他实测值进行比较。
另一方面，“现有例的均匀浓度的实测”清楚地示出，在不使用本实施形态所示的DLT结构的场合，得到的耐压值低至275V，只是上述理想的单元的耐压值的84.6％。因而，用本实施形态所示的DLT结构试制的、虚线部分的比率是接近一半的60％的结构，得到了301V。这是仅仅理想的单元部分的主耐压的92.6％，清楚地示出主耐压大幅度地提高。
另外，虽然细节予以省略，但通过实验可知，用虚线的多重化，也就是浓度梯度的多级化，可以得到接近于更理想值。
(实施形态25)作为实施形态25，与实施形态24同样，用图92和图93详述把DLT结构的沟槽应用于沟槽并行栅极结构的STM，把pn重复结构的左右两侧的最端部的pn组合按3级低浓度化的情况。另外，图93示出了把DLT结构应用于图92的重复结构的最端部的3条沟槽的构成的3维俯视图。
参照图92及图93，本实施形态的构成与图87及图88所示构成相比，其不同点在于pn重复结构的最端部的pn组合按3级被低浓度化，以及把DLT结构应用于重复结构的最端部的3条沟槽。
在本实施形态中，基于在实施形态24说明了的低浓度化比率的理论，为把pn重复结构的最端部的pn组合按3级低浓度化而调整具有DLT结构的最端部的3条沟槽23的虚线的长度及间隔。也就是说，由多个孔23a3组成的DLT结构的沟槽23的低浓度化比率R1c比由多个孔23a2构成的DLT结构的沟槽23的低浓度化比率R1c小，由多个孔23a2构成的DLT结构的沟槽23的低浓度化比率R1c也比由多个孔23a1构成的DLT结构的沟槽23的低浓度化比率R1c小。
另外，关于除此之外的结构，与图5所示结构大体相同，所以对相同构件标以同一符号而省略其说明。
在本实施形态中，通过调整沟槽23的虚线的长度及间隔，可以容易地取得多级的浓度梯度。
(实施形态26)作为实施形态26，用图94及图95详述把DTL结构的沟槽应用于并行栅极结构的STM的场合的工艺流程。
本实施形态的制造方法经过与图79～图81所示工序同样的工序。由此，在第1主面上形成多个沟槽23，分别在各沟槽23的一方侧壁上形成硼离子注入区4、在另一方侧壁面上形成磷离子注入区3。但是，在图79所示的工序中，重复结构的左右两侧的最端部的沟槽23要成为DLT结构那样地形成。
然后，参照图94，为使夹在沟槽23之间的台面区具有所希望的浓度分布而整体地实施热处理。通过该热处理，重复结构的最端部的DLT结构的沟槽23侧壁的硼离子注入区4和磷离子注入区3扩散而实现低浓度化的同时均匀化，变为比中央部的台面区的杂质浓度低。
参照图95，在各沟槽23内填埋绝缘物24。但是，绝缘物填埋工序与前面的热处理工序也可以调换。
另外，形成保护环及MOS-FET的p型体区等比较深的扩散区的工序在图中未示出，但可以适当地插入上述工序的某处或者这些工序后的某处中。
并且，在本实施形态中，是以使在pn重复结构的左右两侧的最端部中仅仅各1组的pn组合低浓度化的情况为例，但通过使用该制造工序无论在具有多少级的浓度梯度的情况下，工序流程与上述完全相同即可。由此，不使制造工序增加即可以制造具有多级浓度梯度的高耐压元件。
(实施形态27)作为实施形态27，用图9详述中央部是双沟槽(Twin trench)结构，且有源元件部分为MOS-FET结构的构成，并且，用图97～图105详述通过两次开掘制作重复结构的最端部的沟槽的制造方法。
参照图96，本实施形态的构成与图87的构成相比，其不同点在于台面部具有双沟槽结构，pn重复结构的左右两侧的最端部的低浓度化由1对p型杂质区4和1对n型漂移区3构成。
这里，所谓双沟槽结构是指在沟槽23的两侧壁各自存在相同导电类型的杂质区的构成。
并且，在pn重复结构的左右两侧的最端部，形成具有比中央部低的杂质浓度(为中央部一半程度的杂质浓度)的1对p型杂质区4和1对n型漂移区3。
另外，对于除此以外的构成，与图87所示的构成大体相同，所以对相同构件标以同一符号而省略其说明。
下面说明本实施形态的制造方法。
参照图97，首先用通常的方法，通过用CVD法形成了的氧化硅膜等作为掩模材料41e进行各向异性刻蚀，在半导体衬底的第1主面上形成由多个沟槽23构成的第1沟槽组。该第1沟槽组中不包括在最终完成状态下位于重复结构的最端部的沟槽。
参照图98，对构成第1沟槽组的多个沟槽23的所有两侧壁以比较高的浓度注入磷离子，形成磷离子注入区3。然后，通过刻蚀等除去膜41e。
参照图99，用通常的方法，通过CVD法形成氧化硅膜等膜41f，用来填埋第1沟槽组的多个沟槽23的全部。该膜41f用照相制版及刻蚀技术形成图形。以有图形的膜41f作为掩模材料进行各向异性刻蚀。由此，形成构成第2沟槽组的多个沟槽23以便与第1沟槽组的各沟槽23交互配置。该第2沟槽组中不包括在最终完成状态下位于重复结构的最端部的沟槽。
参照图100，对构成第2沟槽组的多个沟槽23的所有两侧壁以比较高的浓度注入硼离子，形成硼离子注入区4。然后，通过刻蚀等除去膜41f。但是，该图98和图100的工序也可以调换，基本上不意味着按照该顺序进行。至此，是现有方式的双沟槽结构的制造方法。以下的工序是本实施形态的特征性的工序。
参照图101，用通常的方法，通过CVD法形成氧化硅膜等的膜41g，用来填埋第1及第2沟槽组的多个沟槽23的全部。该膜41g用照相制版技术及刻蚀技术形成图形，在成为pn重复结构的最端部的1级的跟前的区域上开口。以有图形的膜41g作为掩模材料进行各向异性刻蚀。由此，在成为重复结构的最端部的1级的跟前的区域形成第1最端部沟槽23。
参照图102，对第1最端部沟槽23的两侧壁用比较低的浓度注入磷离子，形成磷离子注入区3。然后，用刻蚀等除去膜41g。
参照图103，用通常的方法，通过CVD法形成氧化硅膜等的膜41h，用来填埋第1及第2沟槽组的多个沟槽23和第1最端部沟槽23的全部。该膜41h用照相制版技术及刻蚀技术形成图形，在成为pn重复结构的最端部的区域上开口。以有图形的膜41h作为掩模材料进行各向异性刻蚀。由此，在成为重复结构的最端部的区域上形成第2最端部沟槽23。
参照图104，对第2最端部沟槽23的两侧壁用比较低的浓度注入硼离子，形成硼离子注入区4。然后，用刻蚀等除去膜41h。但是，该图102和图104的工序也可以调换，基本上不意味着按该顺序进行。
参照图105，用通常的方法，通过CVD法形成氧化硅膜等的膜24，用来填埋所有的沟槽23。然后，为使夹在沟槽23之间的台面区具有所希望的浓度分布，要对元件全体实施热处理。由此，硼离子注入区4和磷离子注入区3向周围扩散而形成p型杂质区4和n型漂移区3。从第1及第2最端部的沟槽23的侧壁扩散的p型杂质区4和n型漂移区3被设定为比上述中央部的杂质浓度低，所以，即使在完成状态也比中央部的杂质浓度低。但是，该热处理工序和前面的绝缘膜24的填埋工序也可以调换。
然后，形成作为终端结构的保护环部和MOS-FET部，示于图96的半导体器件完成。
对于本实施形态中的双沟槽结构，与STM结构比较，pn重复结构的周期长度为2倍，因为3维多重RESURF效应难以奏效，所以，即使在理想的情况下在高浓度区也有主耐压变低的倾向。并且在制造上，两次形成深沟槽的工序有复杂度。
另一方面，对于双沟槽结构，因为对沟槽的两侧壁打入同种离子，所以不必考虑因向相反一侧反冲的离子的扩散而引起有效浓度降低的复杂的物理现象。所以，关于沟槽形状、关于多少有些弯曲或倾斜都没有太大的影响等等，所以有制造上的容限(process widow)大等优点。
(实施形态28)作为实施形态28，用图106～图115详述对中央部为双沟槽(Twintrench)结构，且有源元件部分为MOS-FET结构的构成中的重复结构的最端部的沟槽用反掺杂法，也就是用相反导电型离子注入的两次注入法进行低浓度化制作的制造方法。
参照图106，首先用通常的方法，通过用CVD法形成的氧化硅膜等作为掩模材料41i进行各向异性刻蚀，在半导体衬底的第1主面上形成由多个沟槽23构成的第1沟槽组。该第1沟槽组中不包括在最终完成状态下位于重复结构的最端部的沟槽。
参照图107，对构成第1沟槽组的多个沟槽23的所有两侧壁以比较高的浓度注入磷离子，形成磷离子注入区3。然后，用刻蚀等除去膜41i。
参照图108，用通常的方法，通过CVD法形成氧化硅膜等膜41j，用来填埋第1沟槽组的多个沟槽23的全部。该膜41j用照相制版技术及刻蚀技术形成图形。以有图形的膜41j作为掩模材料进行各向异性刻蚀。由此，形成构成第2沟槽组的多个沟槽23以便与第1沟槽组的各沟槽23交互配置。该第2沟槽组中不包括在最终完成状态下位于重复结构的最端部的沟槽。
参照图109，对构成第2沟槽组的多个沟槽23的所有两侧壁以比较高的浓度注入硼离子，形成硼离子注入区4。然后，用刻蚀等除去膜41j。但是，该图107和图109的工序也可以调换，基本上不意味着按照该顺序进行。至此，是现有方式的双沟槽结构的制造方法。以下的工序是本实施形态的特征性的工序。
参照图110，用通常的方法，通过CVD法形成氧化硅膜等的膜41k，用来填埋多个沟槽23的全部。
参照图111，该膜41k用照相制版技术及刻蚀技术形成图形，在位于重复结构的最端部的1级的跟前的第1最端部沟槽23上开口。以有图形的膜41k作为掩模材料进行各向异性刻蚀。由此，第1最端部沟槽23内的填埋物被除去。
参照图112，对第1最端部沟槽23的两侧壁用比较低的浓度注入硼离子，形成硼离子注入区4。然后，用刻蚀等除去膜41k。
参照图113，用通常的方法，通过CVD法形成氧化硅膜等的膜411，用来填埋所有的沟槽23。该膜411用照相制版技术及刻蚀技术形成图形，在位于重复结构的最端部的第2最端部沟槽23上开口。以有图形的膜411作为掩模材料进行各向异性刻蚀。由此，第2最端部沟槽23内的填埋物被除去。
参照图114，对第2最端部沟槽23的两侧壁用比较低的浓度注入磷离子，形成磷离子注入区3b。然后，用刻蚀等除去膜411。但是，该图112和图114的工序也可以调换，基本上不意味着按该顺序进行。
参照图115，用通常的方法，通过CVD法形成氧化硅膜等的膜24，用来填埋所有的沟槽23。然后，为使夹在沟槽23之间的台区具有所希望的浓度分布，要对元件全体实施热处理。由此，硼离子注入区4和磷离子注入区3向周围扩散而形成p型杂质区4和n型漂移区3。在第1及第2的最端部沟槽23的侧壁，因反掺杂而使相反导电类型的杂质彼此抵消。所以，位于第1及第2最端部沟槽23的侧壁上的杂质区3、4的杂质浓度变为比中央部的杂质浓度低。但该热处理工序和前面的绝缘膜24的填埋工序也可以调换。
然后，形成作为终端结构的保护环部和MOS-FET部，示于图96的半导体器件完成。
对于本实施形态中的双沟槽结构，与STM结构比较，pn重复结构的周期长度成为2倍，因为3维多重RESURF效应难以奏效，所以，即使在理想的情况下在高浓度区也有主耐压变低的倾向。并且在制造上，两次形成深沟槽的工序有复杂度。
另一方面，对于双沟槽结构，因为对沟槽的两侧壁打入同种离子，所以不必考虑因向相反一侧反冲的离子的扩散而引起有效浓度降低的复杂的物理现象，沟槽从上至下得到了均匀的浓度分布。所以，关于沟槽的形状、关于多少有些弯曲或倾斜都没有太大的影响等等，所以有制造上的容差(process widow)大等优点。
(实施形态29)参照图116，本实施形态的构成与图96所示构成相比，中央部为双沟槽结构，且有源元件部分为MOS-FET结构这一点是共同的，但只有pn重复结构的最端部的一对p型杂质区4被低浓度化这一点不同。
另外，关于除此之外的构成，与图96示出的构成大体相同，所以，对相同构件标以同一符号而省略其说明。
本实施形态的构成是仅仅把pn重复结构最端部的p型杂质区进行只有1级的低浓度化的构成，所以，有制造简便的优点。本实施形态的构成用上述实施形态27或实施形态28的制造方法能够实现，用后述的实施形态33也能实现。
(实施形态30)参照图117，本实施形态的构成与图96所示构成相比，中央部为双沟槽结构这一点是共同的，但不同点在于有源元件部分不是MOS-FET结构而是pin二极管结构，以及只是重复结构的最端部的一对p型杂质区4被低浓度化。
pin二极管通过在pn重复结构全部的第1主面上形成p型杂质区21，与阳极电极22实现电连接而构成。
另外，关于除此之外的构成，与图96示出的构成大体相同，所以，对相同构件标以同一符号而省略其说明。
本实施形态的构成用上述实施形态27或实施形态28的制造方法能够实现，用后述的实施形态33也能实现。
(实施形态31)参照图118，本实施形态的构成与图96所示构成相比，中央部为双沟槽结构这一点是共同的，但不同点在于有源元件部分不是MOS-FET结构而是肖特基势垒二极管结构，以及只是pn重复结构的最端部的一对p型杂质区4被低浓度化。
肖特基势垒二极管以pn重复结构全体的第1主面一侧经金属硅化物层21a与阳极电极电连接而构成。
另外，关于除此之外的构成与图96示出的构成大体相同，对相同构件标以同一符号而省略其说明。
本实施形态的构成用上述实施形态27或实施形态28的制造方法能够实现，用后述的实施形态33也能实现。
(实施形态32)参照图119，本实施形态的构成与图96所示构成相比，在中央部为双沟槽结构，且有源元件部分是MOS-FET结构这一点上是共同的，但在pn重复结构的最端部的一对p型杂质区4上不设置有源元件这一点不同。
在pn重复结构的最端部的一对p型杂质区4上形成p型杂质区24，与源电极10实现电连接。
另外，关于除此之外的构成与图96示出的构成大体相同，对相同构件标以同一符号而省略其说明。
(实施形态33)作为实施形态33，用图106～图110详述将DLT结构应用于双沟槽结构，用一次离子注入同时制作pn重复结构的中央部的高浓度区和最端部的低浓度区的制造方法。
参照图106，首先用通常的方法，通过用CVD法形成的氧化硅膜等作为掩模材料41i进行各向异性刻蚀，在半导体衬底的第1主面上同时形成中央部的多个沟槽23及由其外侧DLT结构的沟槽23构成的第1沟槽组。并且，DLT结构的沟槽23在一条以上，多少条均可。
参照图107，对构成第1沟槽组的多个沟槽23的所有两侧壁注入磷离子，形成磷离子注入区3。然后，用刻蚀等除去膜41i。
参照图108，用通常的方法，通过CVD法形成氧化硅膜等的膜41j，用来填埋第1沟槽组的多个沟槽23的全部。该膜41j用照相制版及刻蚀技术形成图形。以有图形的膜41j作为掩模材料进行各向异性刻蚀。由此，形成构成第2沟槽组的中央部的多个沟槽23及其外侧的DLT结构的沟槽23，以便与第1沟槽组的各沟槽23交互配置。并且，DLT结构的沟槽23在一条以上，多少条均可。
参照图109，对构成第2沟槽组的多个沟槽23的所有两侧壁注入硼离子，形成硼离子注入区4。然后，用刻蚀等除去膜41j。但是，该图107和图108的工序也可以调换，基本上不意味着按该顺序进行。
参照图110，用通常的方法，通过CVD法形成氧化硅膜等的膜41k，用来填埋多个沟槽23的全部。
其后，为使被夹在沟槽23之间的台面区具有所希望的浓度分布而对全体实施热处理。通过该热处理，在重复结构的最端部的DLT结构的沟槽23侧壁的硼离子注入区4和磷离子注入区3扩散而低浓度化的同时均匀化，比中央部的台面区的杂质浓度低。
同样，绝缘物填埋工序和先前的热处理工序也可以调换。
另外，形成保护环及MOS-FET的p型体区等的比较深的扩散区的工序在图中未示出，但可以适当地插入上述工序的某处，或这些工序后的某处。
(实施形态34)作为实施形态34，用图120～128详述仅pn重复周期为Bi-pitch，仅在注入时对p型杂质区和n型漂移区分开进行的制造方法。
首先，本实施形态的制造方法经过图79所示工序。由此，多个沟槽23被形成在半导体衬底的第1主面上。
然后，参照图120，用通常的方法，通过CVD法形成氧化硅膜等的膜41m，，用来填埋全部沟槽23。
参照图121，该膜41m用照相制版技术及刻蚀技术形成图形，在多个沟槽23中的每隔一条沟槽23上开口。以有图形的膜41m作为掩模材料进行各向异性刻蚀。由此，去除每一条沟槽23内的填埋物。对去除了填埋物的每隔一条沟槽23的两侧壁用比较高的浓度注入磷离子，形成磷离子注入区3。然后，通过刻蚀等去除膜41m。
参照图122，用通常的方法，通过CVD法形成氧化硅膜等的膜41n，用来填埋全部沟槽23。该膜41n用照相制版技术及刻蚀技术形成图形，在另外的每隔一条沟槽23上开口。以有图形的膜41n作为掩模材料进行各向异性刻蚀。由此，去除另外的每隔一条沟槽23内的填埋物。
对去除了填埋物的另外每隔一条沟槽23的两侧壁用比较高的浓度注入硼离子，形成硼离子注入区4。然后，通过刻蚀去除膜41n。但是，该图121和图122的工序也可以调换，基本上不意味着按该顺序进行。
参照图123，用通常的方法，通过CVD法形成氧化硅膜等的膜41o，用来填埋所有的沟槽23。至此，是形成现有结构的双沟槽结构和具有相同Bi-pitch周期性的结构的工序，以下的工序是形成本实施形态的pn重复结构的最端部的低浓度化结构的工序。
参照图124，该膜41o用照相制版技术及刻蚀技术形成图形，在位于重复结构的最端部的一级跟前的第1最端部沟槽23上开口。以有图形的膜41o作为掩模材料进行各向异性刻蚀。由此，去除第1最端部沟槽23内的填埋物。
参照图125，对第1最端部沟槽23的两侧壁以比较低的浓度(磷离子注入区3的杂质浓度的一半左右的浓度)注入硼离子，形成硼离子注入区4b。然后，通过刻蚀等去除膜41o。
参照图126，用通常的方法，通过CVD法形成氧化硅膜等的膜41p，用来填埋全部沟槽23。该膜41p用照相制版技术及刻蚀技术形成图形，在位于重复结构的最端部的第2最端部沟槽23上开口。以有图形的膜41p作为掩模材料进行各向异性刻蚀。由此，去除第2最端部沟槽23内的填埋物。
参照图127，对第2最端部沟槽23的两侧壁上用比较低的浓度(硼离子注入区4的杂质浓度的一半左右的浓度)注入磷离子，形成磷离子注入区3b。然后，通过刻蚀去除膜41p。但是，该图125和图127的工序也可以调换，基本上不意味着按该顺序进行。
参照图128，用通常的方法，通过CVD法形成氧化硅膜等膜24，用来填埋全部的沟槽23。然后，为使夹在沟槽23之间的台面区具有所希望的浓度分布，要对元件全体实施热处理。由此，硼离子注入区4和磷离子注入区3向周围扩散而形成p型杂质区4和n型漂移区3。在第1及第2最端部沟槽23的侧壁上相反导电类型的杂质之间因反掺杂而抵消。所以，位于第1及第2最端部沟槽23的侧壁上的杂质区3、4的杂质浓度比中央部的杂质浓度低。但是，该热处理工序和前面的绝缘膜24的填埋工序也可以调换。
然后，形成作为终端结构的保护环部及MOS-FET部，图96示出的半导体器件完成。
另外，在按多级设定低浓度化区的情况下，上述的反掺杂工序可以多次重复。
(实施形态35)作为实施形态35，用图120～图123详述通过一次开掘沟槽、只用Bi-pitch注入对p型杂质区和n漂移区分开进行的方法被用来在重复结构的最端部制造DLT结构的沟槽的制造方法。
参照图120，首先在半导体衬底的第1主面上形成由中央部的多个沟槽23和其外侧的DLT结构的沟槽23构成的第1沟槽组，以及由中央部的多个沟槽23和其外侧的DLT结构的沟槽23构成的第2沟槽组。第1沟槽组的各沟槽23和第2沟槽组的各沟槽23交互配置而被形成。并且，第1及第2沟槽组的各DLT结构的沟槽23在1条以上，多少条都可以。
其后，以通常的方法，通过CVD法形成氧化硅膜41m，用来填埋所有的沟槽23。
参照图121，该膜41m用照相制版技术及刻蚀技术形成图形，在多个沟槽23中的每隔一条沟槽23上开口。以有图形的膜41m作为掩模材料进行各向异性刻蚀。由此，去除每隔一条沟槽23内的填埋物。对去除了填埋物的每隔一条沟槽23的两侧壁用比较高的浓度注入磷离子，形成磷离子注入区3。然后，通过刻蚀去除膜41m。
参照图122，用通常的方法，通过CVD法形成氧化硅膜等的膜41n，用来填埋全部沟槽23。该膜41n用照相制版技术及刻蚀技术形成图形，在另外的每隔一条沟槽23上开口。以有图形的膜41n作为掩模材料进行各向异性刻蚀。由此，去除另外的每隔一条沟槽23内的填埋物。
对去除了填埋物的另外的每隔一条沟槽23的两侧壁用比较高的浓度注入硼离子，形成硼离子注入区4。然后，通过刻蚀去除膜41n。但是，该图121和图122的工序也可以调换，基本上不意味着按该顺序进行。
参照图123，用通常的方法，通过CVD法形成氧化硅膜等的膜41o，用来填埋所有的沟槽23。
其后，为使被夹在沟槽23之间的台面区具有所希望的浓度分布而对全体实施热处理。通过该热处理，在重复结构的最端部的DLT结构的沟槽23侧壁的硼离子注入区4和磷离子注入区3扩散而低浓度化的同时均匀化，比中央部的台面区的杂质浓度低。
同样，绝缘物填埋工序和先前的热处理工序也可以调换。
另外，形成保护环及MOS-FET的p型体区等的比较深的扩散区的工序在图中虽未示出，但可以适当地插入上述工序的某处，或这些工序后的某处。
(实施形态36)作为实施形态36，用图129～图136详述在STM结构中通过高能量的多级离子注入形成重复结构的最端部的低浓度区的制造方法。
本实施形态的制造方法首先经过图70～图72所示的工序。由此形成多个沟槽23和被形成在各沟槽23的侧壁上的磷离子注入区3及硼离子注入区4。
然后，参照图129，用通常的方法，通过CVD法形成氧化硅膜等的膜41q，用来填埋所有的沟槽23。至此，与上述其他实施形态所示方法相同。此后，也可以实施热处理使各注入区3、4从沟槽23的侧壁扩散，但在本例中未实施热处理。
参照图130，用照相制版技术在膜41q上形成具有规定图形的抗蚀剂图形31v。以该抗蚀剂图形31v作为掩模通过高能离子注入磷离子，在pn重复结构的最端部或者在紧靠它前面一级的区域的深位置上形成磷离子注入区3a。
另外，在图130中描述了越过厚填埋膜41q，以抗蚀剂图形31v作为掩模注入的情况，但根据需要，也可以对膜41q刻蚀以后再注入，还可以去除抗蚀剂图形31v、只以膜41q的图形作为掩模注入。
参照图131，以上述抗蚀剂图形31v作为掩模，通过以中等能量离子注入磷离子，在pn重复结构的最端部或者在紧靠它前面一级的区域的中等程度的深位置上形成磷离子注入区3a。
参照图132，以上述抗蚀剂图形31v作为掩模，通过以低能量离子注入磷离子，在pn重复结构的最端部或者在紧靠它前面一级的区域的浅的位置上形成磷离子注入区3a。然后，例如用灰化等除去抗蚀剂图形31v。
在图130～图132的工序中，在pn重复结构的最端部或者在紧靠它前面一级的区域注入的磷离子的注入浓度为在中央部注入的磷离子的注入浓度的一半左右。
但是，向上述的深的位置的注入(图130)、向中间位置的注入(图131)及向浅的位置的注入(图132)的各注入的顺序可以调换。并且，向这些pn重复结构的最端部或者向紧靠它前面一级的区域的磷离子的注入工序也可以与上述的向中央部的硼离子或磷离子的注入工序整体地调换。
另外，在该例中描述了用3级的能量的注入例子，但对于耐压低级别的元件，在外延层薄的情况下，用2级或1级也可以，反之，对于耐压高级别的元件，在外延层厚的情况下，也有分成4级以上的次数注入的情况。所以，本实施形态不是固定为3级的结构。
参照图133，用照相制版技术在膜41q上形成具有规定图形的抗蚀剂图形31w。以该抗蚀剂图形31w作为掩模通过高能离子注入硼离子，在pn重复结构的最端部或者在紧靠它前面一级的区域的深位置上形成硼离子注入区4a。
另外，图133描述了越过厚填埋膜41q，以抗蚀剂图形31w作为掩模注入的情况，但根据需要，也可以对膜41q刻蚀以后再注入，还可以去除抗蚀剂图形31w、只以膜41q的图形作为掩模注入。
参照图134，以上述抗蚀剂图形31w作为掩模，通过以中等能量离子注入硼离子，在pn重复结构的最端部或者在紧靠它前面一级的区域的中等程度的深位置上形成硼离子注入区4a。
参照图135，以上述抗蚀剂图形31w作为掩模，通过以低能量离子注入硼离子，在pn重复结构的最端部或者在紧靠它前面一级的区域的浅的位置上形成硼离子注入区4a。然后，例如用灰化等除去抗蚀剂图形31w。
在图133～图135的工序中，在pn重复结构的最端部或者在紧靠它前面一级的区域注入的硼离子的注入浓度为在中央部注入的硼离子的注入浓度的一半左右。
但是，向上述的深的位置的注入(图133)、向中间位置的注入(图134)及向浅的位置的注入(图135)的各注入的顺序可以调换。并且，向这些最端部或者向紧靠它前面一级的区域的低浓度的硼离子的注入工序也可以与上述的向中央部的高浓度的硼离子或磷离子的注入工序，或者与向pn重复结构的最端部或者向紧靠它前面一级的区域的低浓度的磷离子的注入工序整体地调换。
另外，这些工序也与上述磷离子注入区3a同样，不是固定为3级的结构，可以比它多，也可以比它少。
在本实施形态中，为了简单起见，取在pn重复结构的最端部由低浓度的p层和n层构成的pn组合仅被形成为1列的情况为例，但不作特别限定。
参照图136，实施了热处理的、并由此在半导体衬底的深度方向上并列的多个硼离子注入区4a和多个磷离子注入区3a的各区扩散到周围而一体化，形成构成pn重复结构的p型杂质区4和n型漂移区3。然后，形成MOS-FET结构部及电极等。
并且，在图136中，为了简单起见，把被连接着的n型漂移区3和p型杂质区4以低浓度和高浓度的2级显示出来，但实际上，浓度无级且连续地变化。同样，pn重复结构的最端部的低浓度的p型杂质区4在杂质浓度高的部分成为稍许向外围扩展的弯曲剖面形状，但为了简化而予以省略。
(实施形态37)作为实施形态37，用图137～图140详述在STM结构的pn重复结构的最端部的低浓度化时，按多级进行高能离子注入的情况下，并且p型杂质区位于pn重复结构的最端部场合的制造方法。
本实施形态的制造方法首先经过图70～图72所示工序，然后再经过图129～图132的工序。由此形成多个沟槽23、被形成在各沟槽23的两侧壁上的磷离子注入区3及硼离子注入区4、填埋各沟槽23的膜41q以及位于pn重复结构的最端部的紧靠前1级的磷离子注入区3a。
参照图137，用照相制版技术在膜41q上形成具有规定图形的抗蚀剂图形31x。以该抗蚀剂图形31x作为掩模通过高能离子注入硼离子，在形成pn重复结构的最端部的区域的深位置上形成硼离子注入区4a。
另外，在图137中描述了越过厚填埋膜41q，以抗蚀剂图形31x作为掩模注入的情况，但根据需要，也可以对膜41q刻蚀以后再注入，还可以去除抗蚀剂图形31x、只以膜41q的图形作为掩模注入。
参照图138，以上述抗蚀剂图形31x作为掩模，通过以中等能量离子注入硼离子，在形成pn重复结构的最端部的区域的中等深度的位置上形成硼离子注入区4a。
参照图139，以上述抗蚀剂图形31x作为掩模，通过以低能量离子注入硼离子，在形成pn重复结构的最端部的区域的浅的位置上形成硼离子注入区4a。然后，例如用灰化等除去抗蚀剂图形31x。
在图137～图139的工序中，在pn重复结构的最端部注入的硼离子的注入浓度为在中央部注入的硼离子的注入浓度的一半左右。
但是，向上述的深的位置的注入(图137)、向中间位置的注入(图138)及向浅的位置的注入(图139)的各注入的顺序可以调换。并且，向这些最端部的低浓度的硼离子的注入工序也可以与上述的向中央部的高浓度的硼离子或磷离子的注入工序，或者向仅比pn重复结构的最端部再前面一级的中央部的低浓度的磷离子的注入工序整体性地调换。
另外，这些工序也与上述磷离子注入区3a同样，不是固定为3级的结构，可以比它多，也可以比它少。
在本实施形态中，为了简单起见，取在pn重复结构的最端部由低浓度的p层和n层构成的pn组合仅被形成为1列的情况为例，但不作特别限定。
参照图140，实施了热处理的、并由此在半导体衬底的深度方向上并列的多个硼离子注入区4a和多个磷离子注入区3a的各区扩散到周围而一体化，形成构成pn重复结构的p型杂质区4和n型漂移区3。然后，形成MOS-FET结构部及电极等。
并且，在图140中，为了简单起见，把被连接的n型漂移区3和p型杂质区4以低浓度和高浓度的2级显示出来，但实际上，浓度无级且连续地变化。同样，pn重复结构的最端部的低浓度的p型杂质区4在杂质浓度高的部分成为稍许向外围扩展的弯曲剖面形状，但为了简化而予以省略。
(实施形态38～40)作为实施形态38～40，在图141～143中示出了pn重复结构的最端部不形成有源元件的结构。
参照图141，实施形态38的构成与图3的构成相比，其相同点在于在pn重复结构的左右两侧的最端部仅p型杂质区4和n型漂移区3的1组(1级)低浓度化，而其不同点在于在该被低浓度化了的区域上不形成作为有源元件的MOS-FET。
在pn重复结构的最端部的低浓度的p型杂质区4和n型漂移区3上，形成p型杂质区5，与源电极10电连接，但不形成作为MOS-FET构成要素的n+源区6及栅电极9。
另外，关于其他的构成，与图3所示构成大体相同，所以对相同构件标以同一符号而省略其说明。
参照图142，实施形态39的构成与图87的构成相比，其相同点在于在沟槽并行栅极结构STM的pn重复结构的最端部仅p型杂质区4和n型漂移区3的1组(1级)低浓度化，而其不同点在于在该该低浓度化了的区域上不形成作为有源元件的MOS-FET。
在pn重复结构的最端部的低浓度的p型杂质区4和n型漂移区3上，形成p型杂质区21，与源电极10电连接，但不形成作为MOS-FET构成要素的n+源区6及栅电极9。
另外，关于其他的构成，与图87所示构成大体相同，所以对相同构件标以同一符号而省略其说明。
参照图143，实施形态40的构成与图6的构成相比，其相同点在于在埋入多层外延结构中的pn重复结构的最端部仅p型杂质区4低浓度化，而其不同点在于在该被低浓度化了的区域上不形成作为有源元件的MOS-FET。
在pn重复结构的最端部的低浓度的p型杂质区4上，形成p型杂质区5，与源电极10电连接，但不形成MOS-FET构成要素的n+源区6及栅电极9。
另外，关于其他的构成，与图6所示构成大体相同，所以对相同构件标以同一符号而省略其说明。
(实施形态41)作为实施形态41，用图144及图145详述把在SOI(绝缘体上的半导体)衬底上安装了的横型功率MOS-FET的pn重复结构的最端部低浓度化的结构。
参照图144及图145，在硅衬底51上隔着氧化硅膜等绝缘膜52形成半导体层60。并且，在该半导体层60上形成具有本发明的最端部被低浓度化了的pn重复结构的横型功率MOSFET。
在该半导体层60上，以构成pn重复结构的方式交互重复地形成p型杂质区4和n型杂质区3。并且，该pn重复结构的最端部如图145所示，以1组pn组合为1单位用2级低浓度化。
另外，p型区5以与n型杂质区3构成pn结的方式，及与p型杂质区4电连接的方式形成。并且，n+源区6用与n型杂质区3之间夹住p型区5的一部分的方式形成。栅电极层9隔着栅绝缘层8与夹在n型杂质区3和n+源区6之间的p型区5对置地形成。该栅电极层9在第1主面上沿着pn重复方向延伸。
在与pn重复结构的p型区5相反的一侧，形成n+区54和nb区53，n+区54被电连接在漏电极上。
另外，在上述pn重复结构中，也可在p型杂质区4与n型杂质区3之间设置沟槽，在这种情况下，如图146及147所示，用绝缘物24等填埋了的沟槽23位于p型杂质区4与n型杂质区3之间。
(实施形态42)对于上述实施形态23、28及34，对位于重复结构的端部的沟槽的侧壁，通过反离子注入(反掺杂)形成pn重复结构的最端部的低浓度区。与此相反，对位于pn重复结构中央部沟槽的侧壁，通过再次注入与已注入的杂质导电类型相同的杂质而使中央部的pn重复结构的p层4和n层3高浓度化，据此，可使重复结构的最端部的沟槽侧壁的杂质区相对地形成低浓度区。以下，具体说明这一点。
在实施形态23中，首先通过经历图79～图81的工序，在沟槽23的侧壁上形成比较低浓度的p型杂质区4和n型杂质区3。然后，去除pn重复结构的中央部的沟槽23内的填埋物。并且，在该中央部的沟槽23的一方侧壁的p型杂质区4上再次注入p型杂质的同时，在另一方侧壁的n型杂质区3上再次注入n型杂质。由此，重复结构的中央部的沟槽23侧壁的p型杂质区4和n型杂质区3被高浓度化，据此，可使重复结构的最端部的沟槽23侧壁的杂质区3、4相对地形成低浓度区。
同样，在实施形态28中，首先通过经历图106～图110的工序，在沟槽23的侧壁上形成比较低浓度的p型杂质区4和n型杂质区3。然后，去除pn重复结构的中央部的沟槽23内的填埋物。并且，在该中央部的沟槽23的两侧壁的p型杂质区4上再次注入p型杂质的同时，在中央部的其他的沟槽23的两侧壁的n型杂质区3上再次注入n型杂质。由此，重复结构的中央部的沟槽23侧壁的p型杂质区4和n型杂质区3被高浓度化，与之相比，重复结构的最端部的沟槽23侧壁的杂质区3、4相对地形成低浓度区。
同样，在实施形态34中，首先通过经历图120～图123的工序，在沟槽23的侧壁上形成比较低浓度的p型杂质区4和n型杂质区3。然后，去除pn重复结构的中央部的沟槽23内的填埋物。并且，在该中央部的沟槽23的两侧壁的p型杂质区4上再次注入p型杂质的同时，在中央部的其他的沟槽23的两侧壁的n型杂质区3上再次注入n型杂质。由此，重复结构的中央部的沟槽23侧壁的p型杂质区4和n型杂质区3被高浓度化，据此，重复结构的最端部的沟槽23侧壁的杂质区3、4相对地形成低浓度区。
另外，在上述实施形态2～42中，说明了使位于pn重复结构的最端部的杂质区的浓度比中央部低的情况，但如实施形态1所述，位于pn重复结构的最端部的杂质区的总有效电荷量即使比中央部少也可以得到同样的效果。
(发明的效果)通过应用本发明，特别是能改善应用了元件耐压在20～60000V的宽广范围的3维RESURF原理的功率半导体器件的主耐压，也可以改善主耐压和导通电阻的折衷关系，所以，功率损耗少，芯片尺寸也小，从而可得到廉价的元件。
另外，由于使用DLT结构的沟槽及与之对应的制造方法，进而因低成本而得到成品率高的半导体器件。
并且，本次展示的实施形态应该被认为在所有方面都是例示性的，而不是限制性的。本发明的范围不是用上述说明，而是由权利要求的范围示出的，其意图是包含与权利要求的范围均等的意义上和范围内的全部的变更。
产业上利用的可能性本发明能有利地被用于尤其是应用了元件耐压在200～6000V的宽广范围的3维多重RESURF原理的功率半导体器件及其制造方法。
权利要求
1.一种半导体器件，它是在第1导电型的半导体衬底内，具有第1导电型的第1杂质区(3)和第2导电型的第2杂质区(4)并列的结构重复两次以上的重复结构的半导体器件，其特征在于位于上述重复结构的最端部的作为上述第1及第2杂质区(3、4)中的任一区的低浓度区(3、4)在构成上述重复结构的所有的上述第1及第2杂质区(3、4)中具有最低的杂质浓度或者最少的总有效电荷量。
2.如权利要求1所述的半导体器件，其特征在于上述低浓度区(3、4)的杂质浓度是比上述低浓度区(3、4)更靠上述重复结构的中央部一侧的作为上述第1及第2杂质区(3、4)的任一区的高浓度区(3、4)的杂质浓度的30％以上、70％以下。
3.如权利要求2所述的半导体器件，其特征在于位于上述低浓度区(3、4)与上述高浓度区(3、4)之间的作为上述第1及第2杂质区(3、4)的任一区的中间浓度区(3、4)的杂质浓度，比上述低浓度区(3、4)的杂质浓度高，且比上述高浓度区(3、4)的杂质浓度低。
4.如权利要求1所述的半导体器件，其特征在于上述半导体衬底具有互相对置的第1主面和第2主面，在构成上述重复结构的多个上述第1杂质区(3)的至少1个区的上述第1主面侧的至少一部分上，以与上述第1杂质区(3)构成主pn结的方式形成第2导电型的第3杂质区(5)，在上述重复结构的上述第2主面一侧形成第1导电型的第4杂质区(1)。
5.如权利要求1所述的半导体器件，其特征在于与上述第1杂质区(3)构成主pn结的上述第3杂质区(5)是绝缘栅型场效应晶体管部的体区。
6.如权利要求1所述的半导体器件，其特征在于位于重复结构的最端部的上述低浓度区(3、4)不构成有源元件。
7.如权利要求1所述的半导体器件，其特征在于还备有在特定的一个方向上延伸的上述第1杂质区(3)的一端的附近的上部的至少一部分上形成的第2导电型的第3杂质区(5)；在与上述特定的一个方向的相反方向的上述第1杂质区(3)的一端的附近的上部的至少一部分上形成的第1导电型的第4杂质区(54)；被电连接在上述第3杂质区(5)上的第1电极；以及被电连接在上述第4杂质区(54)上的第2电极，上述第1及第2电极都被形成在上述第1主面上。
8.如权利要求1所述的半导体器件，其特征在于上述半导体衬底具有互相对置的第1主面和第2主面，并且在上述第1主面上具有多个沟槽(23)；上述重复结构具有上述第1及第2杂质区(3、4)夹持上述沟槽(23)而并列的结构被重复两次以上的结构。
9.如权利要求8所述的半导体器件，其特征在于上述低浓度区(3、4)的杂质浓度是比上述低浓度区(3、4)更靠上述重复结构的中央部一侧的作为上述第1及第2杂质区(3、4)的任一区的高浓度区(3、4)的杂质浓度的30％以上、70％以下。
10.如权利要求9所述的半导体器件，其特征在于位于上述低浓度区(3、4)与上述高浓度区(3、4)之间的作为上述第1及第2杂质区(3、4)的任一区的中间浓度区(3、4)的杂质浓度比上述低浓度区(3、4)的杂质浓度高，且比上述高浓度区(3、4)的杂质浓度低。
11.如权利要求8所述的半导体器件，其特征在于在被上述多个沟槽(23)包围的上述半导体衬底的台面部分的一方侧面上形成上述第1杂质区(3)，在另一方侧面上形成上述第2杂质区(4)，且在上述第1杂质区(3)的上述第1主面侧的至少一部分上，以与上述第1杂质区(3)构成主pn结的方式形成第2导电型的第3杂质区(5)。
12.如权利要求11所述的半导体器件，其特征在于与上述第1杂质区(3)构成主pn结的上述第3杂质区(5)是绝缘栅型场效应晶体管部的体区。
13.如权利要求8所述的半导体器件，其特征在于位于重复结构的最端部的上述低浓度区(3、4)不构成有源元件。
14.如权利要求8所述的半导体器件，其特征在于位于上述多个沟槽(23)的最端部的沟槽(23)是在上述第1主面内具有多个第1孔(23a)沿规定的方向隔开一定间隔配置的虚线状表面图形的第1虚线状沟槽(23)，以位于上述第1虚线状沟槽(23)的一方侧壁上的方式形成上述低浓度区(3、4)。
15.如权利要求14所述的半导体器件，其特征在于在构成上述第1虚线状沟槽(23)的上述多个第1孔(23a)的上述第1主面内的一方侧壁的长度的总和是在比上述第1虚线状沟槽(23)更靠中央部一侧连续延伸的沟槽(23)的上述第1主面内的一方侧壁的长度的30％以上、70％以下。
16.如权利要求14所述的半导体器件，其特征在于位于上述第1虚线状沟槽(23)与上述连续延伸的沟槽(23)之间的沟槽(23)是在上述第1主面内具有多个第2孔(23a1、23a2)沿规定的方向隔开一定间隔配置的虚线状的表面图形的第2虚线状沟槽(23)，在构成上述第2虚线状沟槽(23)的上述多个第2孔(23a1、23a2)的上述第1主面内的一方侧壁的长度的总和是比在构成上述第1虚线状沟槽(23)的上述多个第1孔(23a3)的上述第1主面内的一方侧壁的长度的总和长，且在比上述第2虚线状沟槽(23)更靠中央部一侧连续延伸的沟槽(23)的上述第1主面内的一方侧壁的长度短。
17.如权利要求14所述的半导体器件，其特征在于在被上述多个沟槽(23)包围的上述半导体衬底的台面部分的一个侧面上形成上述第1杂质区(3)，在另一侧面上形成上述第2杂质区(4)，且在上述第1杂质区(3)的上述第1主面侧的至少一部分上，以与上述第1杂质区(3)构成主pn结的方式形成第2导电型的第3杂质区(5)。
18.如权利要求17所述的半导体器件，其特征在于与上述第1杂质区(3)构成主pn结的上述第3杂质区(5)是绝缘栅型场效应晶体管部的体区。
19.如权利要求14所述的半导体器件，其特征在于位于重复结构的最端部的上述低浓度区(3、4)不构成有源元件。
20.如权利要求1所述的半导体器件，其特征在于上述半导体衬底具有互相对置的第1主面和第2主面，并且在上述第1主面上具有包含相互邻接的第1及第2沟槽(23)的多个沟槽；在上述第1沟槽(23)的两侧壁的每一侧壁上形成上述第1杂质区(3)，并在上述第2沟槽(23)的两侧壁的每一侧壁上形成上述第2杂质区(4)的结构重复2次以上。
21.如权利要求20所述的半导体器件，其特征在于上述低浓度区(3、4)的杂质浓度是比上述低浓度区(3、4)更靠上述重复结构的中央部一侧的作为上述第1及第2杂质区(3、4)的任一区的高浓度区(3、4)的杂质浓度的30％以上、70％以下。
22.如权利要求21所述的半导体器件，其特征在于位于上述低浓度区(3、4)与上述高浓度区(3、4)之间的作为上述第1及第2杂质区(3、4)的任一区的中间浓度区(3、4)的杂质浓度比上述低浓度区(3、4)的杂质浓度高，且比上述高浓度区(3、4)的杂质浓度低。
23.如权利要求20所述的半导体器件，其特征在于在被上述多个沟槽(23)包围的上述半导体衬底的台面部分的一个侧面上形成上述第1杂质区(3)，在另一侧面上形成上述第2杂质区(4)，且在上述第1杂质区(3)的上述第1主面侧的至少一部分上，以与上述第1杂质区(3)构成主pn结的方式形成第2导电型的第3杂质区(5)。
24.如权利要求23所述的半导体器件，其特征在于与上述第1杂质区(3)构成主pn结的上述第3杂质区(5)是绝缘栅型场效应晶体管部的体区。
25.如权利要求20所述的半导体器件，其特征在于位于重复结构的最端部的上述低浓度区(3、4)不构成有源元件。
26.如权利要求20所述的半导体器件，其特征在于位于上述多个沟槽(23)的最端部的沟槽(23)是在上述第1主面内具有多个第1孔(23a)沿规定的方向隔开一定间隔配置的虚线状表面图形的第1虚线状沟槽(23)，以位于上述第1虚线状沟槽(23)的一方侧壁上的方式形成上述低浓度区(3、4)。
27.如权利要求26所述的半导体器件，其特征在于在构成上述第1虚线状沟槽(23)的上述多个第1孔(23a)的上述第1主面内的一方侧壁的长度的总和是在比上述第1虚线状沟槽(23)更靠中央部一侧连续延伸的沟槽(23)的上述第1主面内的一方侧壁的长度的30％以上、70％以下。
28.如权利要求26所述的半导体器件，其特征在于位于上述第1虚线状沟槽(23)与上述连续延伸的沟槽(23)之间的沟槽(23)是在上述第1主面内具有多个第2孔(23a1、23a2)沿规定的方向隔开一定间隔配置的虚线状的表面图形的第2虚线状沟槽(23)，在构成上述第2虚线状沟槽(23)的上述多个第2孔(23a1、23a2)的上述第1主面内的一方侧壁的长度的总和是比在构成上述第1虚线状沟槽(23)的上述多个第1孔(23a3)的上述第1主面内的一方侧壁的长度的总和长，且在比上述第2虚线状沟槽(23)更靠中央部一侧连续延伸的沟槽(23)的上述第1主面内的一方侧壁的长度短。
29.如权利要求26所述的半导体器件，其特征在于在被上述多个沟槽(23)包围的上述半导体衬底的台面部分的一个侧面上形成上述第1杂质区(3)，在另一侧面上形成上述第2杂质区(4)，且在上述第1杂质区(3)的上述第1主面侧的至少一部分上，以与上述第1杂质区(3)构成主pn结的方式形成第2导电型的第3杂质区(5)。
30.如权利要求26所述的半导体器件，其特征在于与上述第1杂质区(3)构成主pn结的上述第3杂质区(5)是绝缘栅型场效应晶体管部的体区。
31.如权利要求26所述的半导体器件，其特征在于位于重复结构的最端部的上述低浓度区(3、4)不构成有源元件。
32.一种半导体器件的制造方法，其中的半导体器件是在第1导电型的半导体衬底内，具有第1导电型的第1杂质区(3)和第2导电型的第2杂质区(4)并列的结构重复两次以上的重复结构的半导体器件，该半导体器件的制造方法的特征在于独立地改变浓度，形成位于上述重复结构的最端部的作为上述第1及第2杂质区(3、4)中的任一区的低浓度区(3、4)和除此之外的其他的上述第1及第2杂质区(3、4)，使得上述低浓度区(3、4)在构成上述重复结构的所有的上述第1及第2杂质区(3、4)中具有最低的杂质浓度或者最少的总有效电荷量。
33.如权利要求32所述的半导体器件的制造方法，其特征在于为了独立地改变浓度形成上述低浓度区(3、4)和其他的上述第1及第2杂质区(3、4)，通过独立地改变浓度的离子注入和热处理形成上述低浓度区(3、4)和其他的上述第1及第2杂质区(3、4)。
34.如权利要求32所述的半导体器件的制造方法，其特征在于为了独立地改变浓度形成上述低浓度区(3、4)和其他的上述第1及第2杂质区(3、4)，通过独立地改变浓度的离子注入和多级外延生长形成上述低浓度区(3、4)和其他的上述第1及第2杂质区(3、4)。
35.如权利要求32所述的半导体器件的制造方法，其特征在于为了独立地改变浓度形成上述低浓度区(3、4)和其他的上述第1及第2杂质区(3、4)，通过独立地改变浓度并按多级改变注入能量的离子注入形成上述低浓度区(3、4)和其他的上述第1及第2杂质区(3、4)。
36.如权利要求32所述的半导体器件的制造方法，其特征在于为了独立地改变浓度形成上述低浓度区(3、4)和其他的上述第1及第2杂质区(3、4)，利用从离子注入用掩模(31q)的第1开口部注入的杂质离子形成其他的上述第1及第2杂质区(3、4)，利用从比上述第1开口部的开口总面积小的第2开口部注入的杂质离子形成上述低浓度区(3、4)。
37.如权利要求36所述的半导体器件的制造方法，其特征在于上述第2开口部具有相互隔离的多个微小开口部紧密配置的结构，通过施以热处理，从多个上述微小开口部的每一个注入的杂质离子成为整体，形成其最终完成的平均杂质浓度比其他的上述第1及第2杂质区(3、4)低的上述低浓度区(3、4)。
38.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序同时形成在上述半导体衬底的第1主面上1条以上的沟槽(23)和通过并列位于1条以上的上述沟槽(23)的外侧且多个第1孔(23a)沿着规定的方向隔开一定间隔配置的在上述第1主面上具有虚线状的表面图形的虚线状沟槽(23)的工序；以及通过对1条以上的上述沟槽(23)及上述虚线状沟槽(23)的各自的一方侧壁同时进行离子注入，同时形成在上述虚线状沟槽(23)的一方侧壁上的上述低浓度区(3、4)和在1条以上的上述沟槽(23)的一方侧壁上的其他的上述第1或第2杂质区(3、4)的工序。
39.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上形成2条以上的沟槽(23)的工序；对2条以上的上述沟槽(23)的一方侧壁，为形成上述第1及第2杂质区(3、4)进行离子注入的工序；以及在用充填层填埋2条以上的上述沟槽(23)中位于最端部的沟槽(23)以外部分的状态下，对位于最端部的上述沟槽(23)的一方侧壁，通过离子注入与已经注入的杂质导电类型相反的杂质，使已经注入的杂质的浓度实质上低浓度化而形成上述低浓度区(3、4)的工序。
40.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上形成1条以上的沟槽(23)的工序；对1条以上的沟槽(23)的各一方侧壁，为形成上述第1及第2杂质区(3、4)而以第1注入量进行离子注入的工序；在用充填层填埋1条以上的上述沟槽(23)的每一沟槽的状态下，在一条以上的上述沟槽(23)的外侧新形成最端部沟槽(23)的工序；以及对上述最端部沟槽(23)的一方侧壁为形成上述低浓度区(3、4)而以比上述第1注入量少的第2注入量进行离子注入的工序。
41.如权利要求32所述的半导体器件的制造方法，其特征在于还备有下述工序同时形成在上述半导体衬底的第1主面内包含相互邻接的第1及第2沟槽(23)的2条以上的沟槽(23)和通过并列位于2条以上的上述沟槽(23)的外侧且多个第1孔(23a)沿着规定的方向隔开一定间隔配置的在上述第1主面上具有虚线状的表面图形的虚线状沟槽(23)的工序；对上述第1沟槽(23)的两侧壁的每一侧壁为形成上述第1杂质区(3)而离子注入第1杂质的工序；以及对上述第2沟槽(23)的两侧壁的每一侧壁为形成上述第2杂质区(4)而离子注入第2杂质的工序，上述低浓度区(3、4)通过与上述第1或第2杂质的离子注入同时注入而被形成在上述虚线状沟槽(23)的两侧壁上。
42.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上形成由多个第1沟槽(23)构成的第1沟槽组的工序；对上述第1沟槽(23)的各自的两侧壁为形成上述第1杂质区(3)的离子注入的工序；在上述第1主面上以上述第1沟槽(23)和上述第2沟槽(23)交互配置的方式形成由多个第2沟槽(23)构成的第2沟槽组的工序；对上述第2沟槽(23)的各自的两侧壁为形成上述第2杂质区(4)的离子注入的工序；以及在把交互配置的上述第1及第2沟槽(23)中位于最端部的沟槽(23)以外部分用充填层填埋的状态下，对位于最端部的上述沟槽(23)的两侧壁，通过注入与已经注入的杂质导电类型相反的杂质，使已经注入的杂质的浓度实质上低浓度化而形成上述低浓度区(3、4)的工序。
43.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上形成由多个第1沟槽(23)构成的第1沟槽组的工序；对上述第1沟槽(23)的各自的两侧壁为形成上述第1杂质区(3)的离子注入的工序；在用充填层填埋上述第1沟槽(23)的每一沟槽的状态下，在上述第1主面上，以上述第1沟槽(23)和上述第2沟槽(23)交互配置的方式形成由多个第2沟槽(23)构成的第2沟槽组的工序；对上述第2沟槽(23)的各自的两侧壁为形成上述第2杂质区(4)的离子注入的工序；在用充填层填埋上述第1及第2沟槽(23)的每一沟槽的状态下，在位于交互配置的上述第1及第2沟槽(23)的最端部的沟槽(23)的外侧新形成最端部沟槽(23)的工序；以及对上述最端部沟槽(23)的两侧壁，通过注入上述第1或第2导电型的杂质离子，形成比上述第1或第2杂质区(3、4)的杂质浓度低的上述低浓度区(3、4)的工序。
44.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上以上述第1沟槽(23)和上述第2沟槽(23)交互配置的方式同时形成由多个第1沟槽(23)构成的第1沟槽组和由多个第2沟槽(23)构成的第2沟槽组的工序；在用第1充填层填埋上述第2沟槽组的状态下，对构成上述第1沟槽组的多个上述第1沟槽(23)的各自的两侧壁为形成上述第1杂质区(3)的离子注入的工序；在用第2充填层填埋上述第1沟槽组的状态下，对构成上述第2沟槽组的多个上述第2沟槽(23)的各自的两侧壁为形成上述第2杂质区(4)的离子注入的工序；以及在构成上述第1沟槽组的多个上述第1沟槽(23)和构成上述第2沟槽组的多个上述第2沟槽(23)之中用第3充填层填埋位于最端部的最端部沟槽(23)以外的所有的沟槽的状态下，对上述最端部沟槽(23)的两侧壁通过注入与已经注入的杂质导电类型不同的杂质，使已经注入的杂质的浓度低浓度化而形成上述低浓度区(3、4)的工序。
45.如权利要求32所述的半导体器件的制造方法，其特征在于还备有下述工序在上述半导体衬底的第1主面上以上述第1沟槽(23)和上述第2沟槽(23)交互配置的方式同时形成由多个第1沟槽(23)构成的第1沟槽组和由多个第2沟槽(23)构成的第2沟槽组的工序；在用第1充填层填埋上述第2沟槽组的状态下，对构成上述第1沟槽组的多个上述第1沟槽(23)的各自的两侧壁为形成上述第1杂质区(3)的离子注入的工序；以及在用第2充填层填埋上述第1沟槽组的状态下，对构成上述第2沟槽组的多个上述第2沟槽(23)的各自的两侧壁为形成上述第2杂质区(4)的离子注入的工序，在构成上述第1沟槽组的多个上述第1沟槽(23)和构成上述第2沟槽组的多个上述第2沟槽(23)之中位于最端部的最端部沟槽(23)是在上述第1主面上具有多个孔(23a)沿规定的方向隔开一定间隔配置的虚线状的表面图形的虚线状沟槽(23) 。
46.如权利要求32所述的半导体器件制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上形成2条以上的沟槽(23)的工序；对2条以上的沟槽(23)的一方侧壁，为形成上述第1及第2杂质区(3、4)而进行离子注入杂质的工序；以及在用充填层填埋2条以上的上述沟槽(23)中位于最端部的沟槽(23)的状态下，对位于最端部的上述沟槽(23)以外的沟槽(23)的一方侧壁，通过离子注入与已经注入的杂质导电类型相同的杂质，使已经注入的杂质的浓度实质上高浓度化，而使位于最端部的上述沟槽(23)侧壁的上述第1或第2杂质区(3、4)相对地成为低浓度区的工序。
47.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上形成由多个第1沟槽(23)构成的第1沟槽组的工序；对上述第1沟槽(23)的各自的两侧壁为形成上述第1杂质区(3)的离子注入的工序；在上述第1主面上，以上述第1沟槽(23)和上述第2沟槽(23)交互配置的方式形成由多个第2沟槽(23)构成的第2沟槽组的工序；对上述第2沟槽(23)的各自的两侧壁为形成上述第2杂质区(4)的离子注入的工序；以及在把交互配置的上述第1及第2沟槽(23)中位于最端部的沟槽(23)用充填层填埋的状态下，对位于最端部的上述沟槽(23)以外的沟槽(23)的两侧壁，通过注入与已经注入的杂质导电类型相同的杂质，使已经注入的杂质的浓度实质上高浓度化，而使位于最端部的上述沟槽(23)侧壁的上述第1或第2杂质区(3、4)相对地成为低浓度区的工序。
48.如权利要求32所述的半导体器件的制造方法，其特征在于，还备有下述工序在上述半导体衬底的第1主面上以上述第1沟槽(23)和上述第2沟槽(23)交互配置的方式同时形成由多个第1沟槽(23)构成的第1沟槽组和由多个第2沟槽(23)构成的第2沟槽组的工序；在用第1充填层填埋上述第2沟槽组的状态下，对构成上述第1沟槽组的多个上述第1沟槽(23)的各自的两侧壁为形成上述第1杂质区(3)的离子注入的工序；在用第2充填层填埋上述第1沟槽组的状态下，对构成上述第2沟槽组的多个上述第2沟槽(23)的各自的两侧壁为形成上述第2杂质区(4)的离子注入的工序；以及在把构成上述第1沟槽组的多个上述第1沟槽(23)和构成上述第2沟槽组的多个上述第2沟槽(23)之中位于最端部的最端部沟槽(23)用第3充填层填埋的状态下，对上述最端部沟槽(23)以外的沟槽(23)的两侧壁，通过注入与已经注入的杂质导电类型相同的杂质，使已经注入的杂质的浓度实质上高浓度化，而使最端部沟槽(23)侧壁的上述第1或第2杂质区(3、4)相对地成为低浓度区的工序。
全文摘要
本发明的半导体器件具有p型杂质区(4)和n型漂移区(3)并列的结构重复2次以上的pn重复结构，位于该pn重复结构的最端部的作为p型杂质区(4)及n型漂移区(3)的任一区的低浓度区在构成pn重复结构的所有的p杂质区(4)及n型漂移区(3)中具有最低的杂质浓度或者最少的总有效电荷量。由此，特别是可以改善应用了元件耐压在20～6000V的宽广范围的3维的多重RESURF原理的功率半导体器件的主耐压，改善主耐压与导通电阻的折衷关系，所以能得到功率损失少、芯片尺寸小、廉价的元件。并且，通过使用虚线沟槽(DLT)结构的沟槽及与之对应的制造方法，能以更低的成本制造高成品率的半导体器件。
文档编号H01L29/78GK1436372SQ01811220
公开日2003年8月13日 申请日期2001年2月21日 优先权日2001年2月21日
发明者凑忠玄, 新田哲也 申请人:三菱电机株式会社