半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。特别是涉及适用于高速、高集成、低功率用途的半导体存储装置，以及集成了逻辑电路和半导体存储装置的半导体器件。
背景技术：
近年来，便携式电话等可移动的设备、游戏机等多媒体设备、或个人计算机等各种信息设备的多功能化、高性能化飞速发展。在该情况下，就构成这些设备的集成电路(以下称作LSI)而言，在高集成、高速、低功率、低成本这些方面，今后越来越要求具有更高的性能。
作为用于适应该要求的技术之一，集中着眼于单片存储器。所谓单片存储器，是与逻辑电路共同集成在LSI芯片上的存储装置(以下称作存储器)。作为单片存储器的效果，已知与将存储器作为单独的LSI芯片的情况相比，由于芯片数量的减少而LSI安装密度提高，能够实现在LSI芯片上传输数据的高速化和低功率化等。
作为这样的单片存储器用的存储单元，现在主流是静态随机存取存储器(以下记作SRAM)单元。在SRAM单元中，一般的是由6个晶体管构成的单元(以下记作6T单元)。其他的已知有由一个晶体管和一个电容器构成的动态型的存储单元(以下记作1T1C单元)。作为该种类型的存储单元，已知有电容器结构不同的几个类型。代表的是利用了具有立体结构的电容器的单元。作为该例子，已知有在硅衬底内制作电容器的沟槽型和离开基板在其上部制作的层叠型。前者的例子在美国IEEE发行的SPECTRUM(光谱)1999年4月号的第61页和图7中有所记载。此外，后者的例子在美国IEEE发行的1999年的超大规模集成电路工艺简明教程(1999 VLSI Technology Short Course)的预稿集中第90页的图30中有所记载。此外，作为与它们不同的例子，在美国专利6075720号的图3中记载了使用了平面的MOS电容器的1T1C存储单元的例子。另外，已知也有6T单元和1T1C单元以外的单元。例如，在日本特开平5-291534号、美国专利5357460中记载了利用了两个晶体管和一个或两个电容器的单元(以下记作2T1C、2T2C单元)。此外，美国专利No.5,751,628中公开了转换了1T1C和2T2C单元的强电介质存储装置。
由于6T单元仅由晶体管构成，因此，有对用于形成逻辑晶体管的工艺附加工序少的优点。缺点是单元面积大，在一个LSI芯片上能搭载的存储器容量受限制。另一方面，1T1C单元比6T单元面积小。特别是在使用了层叠型和沟槽型等的三维结构的电容器的单元中，与6T单元相比，能够实现1/8或低于1/8的面积。但是，对于逻辑电路的CMOS工艺，由于增加了用于形成三维结构的电容器的生产工序，故有成本增高的缺点。
上述的现有例中，在使用了MOS电容器的1T1C单元中，由于能用与逻辑晶体管相同的工序来形成电容器，因此，解决了生产工序增加的问题。当然，由于并列配置存储单元的晶体管和电容器，电容器的形状也是平面的，在集成度的方面，层叠型和沟槽型单元差，但与6T单元相比，可以说能够实现高集成的单片存储器。
在具有现有电容器的单片存储器中，各自分别地进行存储部和逻辑电路部分的工艺，同时进行能共用的工艺，只是简化了制造工序。例如，在日本特开平11-251547号中，使用了作为DRAM特有工艺的沟槽电容器。

发明内容
以上述这样的情况为基础，本发明所要解决的第一课题在于，通过实现具有活用了逻辑电路的CMOS工艺的电容器的单片存储器，实现高度兼容了工艺成本的降低和集成度的单片存储器。另外，第二课题在于，可以在上述的单片存储器中进行1V以下的低电压工作。此外，第三课题在于，实现不仅适于与数字逻辑电路，而且适于与模拟电路集成的单片存储器。第一课题如上述公知例子的说明中所述，现在仍成问题。然后，第二和第三课题将成为今后所要解决的重要课题。以下，关于第二和第三课题进行说明。
已知为了元件的微细化和低功率化，在每代工艺中都低电压化LSI的供给电压。在逻辑LSI中，已经有了1.5V以下的逻辑LSI的产品。预想今后低电压化进一步发展，需要在单片存储器中也在1V或IV以下进行工作。这是因为，若不能低电压化存储部，就必须要向逻辑部和存储部供给不同的电压，另外，不能降低存储部的消耗功率。但是，低电压下的工作产生各种各样的问题。例如已知的，1T1C单元的读出信号量与电源电压成正比。从而，若降低工作电压，就难以确保读出信号量。要避免它，就要减少位线上的存储单元的个数来削减位线容量，或增大电容器的大小，使电容器的容量增加。但是，都导致面积的增加，损害了高集成性。此外，读出放大器的工作也变得困难。特别是，现有结构中不能实现1V以下的电压中的工作。从而，实现能够高集成且低电压工作的单片存储器是将来的重要课题。
此外，从以下情况来看，第三课题将成为重要课题。如所谓的芯片上的系统，集成在LSI上的电路规模增大，例如，在日本特开平11-251547号和US2001/0032993A1中例举的集成了模拟和数字电路的技术已经常见。在数字电路中使用晶体管，但在模拟电路中，加之还需要电容器等元件。从而，在集成大容量的单片存储器和大规模数字电路及模拟电路的情况下，就要附加各种工序，增大制造工艺成本。此外，由于组合不同种类的工艺而性能和可靠性或成品率也降低。
为了解决上述课题，在本发明中使用以下手段。首先，为了解决第一课题，作为单片存储器用的电容器电极，使用金属与金属之间夹绝缘膜的平面型的结构，即所谓的MIM(Metal-Insulator-Metal即，金属-绝缘体-金属)结构，另外，将同一LSI上的布线层利用于该电极的一方。此外，作为电容器的绝缘体，利用高电介质材料。另外，设为在位线上形成电容器的COB(Capacitor OverBitline)结构。另外，如后所述，从电极的下侧取用于连接电容器电极和晶体管的触点。
对于第二课题，作为存储单元，利用两个晶体管一个电容器(2T1C)单元或两个晶体管两个电容器(2T2C)单元。此外，作为位线的预充电方式，采用所谓的VDD预充电方式或VSS(GND)预充电方式。
对于第三课题，用同样的结构和同一材料，形成上述单片存储器用的电容器和模拟电路用的电容器，或者稳压电源用的电容器等。另外，在绝缘膜的膜厚和距基板的距离等对电容器的要求大致相同的情况下，也可以将利用了相同布线层的电容器，利用于存储器和模拟等多个部分中。
通过使用以上手段，能够解决第一至第三课题。当然，也可以根据需要，使用这些手段的全部，或使用一部分。例如，根据产品，有时也不搭载模拟电路，但该情况下，可以通过灵活运用上述手段的一部分，在逻辑电路和同一LSI上形成低成本、高集成、低电压工作的单片存储器。或者，根据产品，有时也希望非常高的单片存储器的集成度。该情况下，可以如上述第一课题解决方法所述的，使用COB结构的1T1C单元，该COB结构使用了将电极的一方与布线共用的MIM结构的电容器。该情况下，由于低电压特性低于2T单元，但存储单元的尺寸小，因此，根据工作电压的要求而有效。


图1是示出本发明的第一实施例的图。
图2是图1的实施例中的半导体集成电路的剖面图。
图3是示出第一实施例中的半导体存储装置的图。
图4是第一实施例中的存储单元的电路图和示出工作波形的波形图。
图5是示出第一实施例中的存储单元的布局的图。
图6是将图5中的布局图按每层分类示出的图。
图7是图5中的存储单元的剖面图。
图8是示出图4中的存储单元的布局的第一变形例。
图9是将图8中的布局图按每层分类示出的图。
图10是图8中的存储单元的剖面图。
图11是示出图4中的存储单元的布局的第二变形例。
图12是将图11中的布局图按每层分类示出的图。
图13是图11中的存储单元的剖面图。
图14是示出图4中的存储单元的布局的第三变形例。
图15是将图14中的布局按每层分类示出的图。
图16是图14中的存储单元的剖面图。
图17是图14中的存储单元的剖面图。
图18是图3的存储单元的电路图和示出工作波形的第三实施例。
图19是示出图18中的存储单元的布局的图。
图20是将图19中的布局图按每层分类示出的图。
图21是图19中的存储单元的剖面图。
图22是示出图4的存储单元的布局的变形例。
图23是将图22中的布局图按每层分类示出的图。
图24是图23中的存储单元的剖面图。
图25是图23中的存储单元的剖面图。
图26是示出图18的存储单元的布局的变形例。
图27是将图26中的布局图按每层分类示出的图。
图28是图26中的存储单元的剖面图。
图29是示出图18的存储单元的布局的变形例。
图30是将图29中的布局图按每层分类示出的图。
图31是将图29中的布局图按每层分类示出的图。
图32是图29中的存储单元的剖面图。
图33是图29中的存储单元的剖面图。
图34是示出图18中的存储单元的布局的变形例。
图35是将图34中的布局图按每层分类示出的图。
图36是图34中的存储单元的剖面图。
图37是图34中的存储单元的剖面图。
图38是图2的模拟部和存储部中的电容器的剖面图的变形例。
图39是示出由结构不同的存储单元构成的半导体存储装置的第六实施例。
图40是图39中的1T1C的存储单元的电路图和布局图。
图41是图40中的存储单元的剖面图。
具体实施例方式
再有，构成实施例的各部分的晶体管不特殊限定，但可以利用公知的CMOS(互补型MOS晶体管)等的集成电路技术，形成在单晶硅这样的一个半导体衬底上。即，在形成阱、元件隔离区域和氧化膜的工序之后，由包括形成栅电极和第一与第二半导体区域的工序的工序来形成，所述第一和第二半导体区域形成源漏区域。在MOSFET(Metal Oxide Semiconductor Field EffectTransistor即，金属-氧化物-半导体场效应晶体管)的电路记号中，栅极上不带圆点的表示是N型MOSFET(NMOS)，与栅极上带圆点的P型MOSFET(PMOS)区分开。以下简化MOSFET，将其称作MOS或MOS晶体管。但是，本发明不仅仅限定于包括在金属栅极与半导体层之间设置了氧化膜的场效应晶体管，可以适用于使用了中间包括绝缘膜的MISFET(金属-绝缘体-半导体场效应晶体管)等一般FET的电路。
(第一实施例)图1是示出本发明的一个实施例的半导体集成电路LSI(以下记作LSI)的图。从图2至图7示出了构成图1的主要部分的具体实施例。图2示出了上述LSI的一部分的剖面图。图3是图1的实施例即存储部MEM的实施例，图4是图3中的存储单元的实施例，示出了其电路图和工作波形的一例。图5示出了使用MIM电容器形成的2T1C单元的布局图。图6是将图5的实施例的布局对每个布线层进行分类来表示的图。此外，图7是示出了图5的2T1C单元的剖面结构的图。以下，首先关于这些实施例进行说明。
在图1的实施例中，示出了在一个芯片上搭载了逻辑部LOGIC和模拟部ANALOG及存储部MEM的LSI的实施例。逻辑部LOGIC由NMOS晶体管TN0和TN1、反相器INV0和INV1、“与”电路和“与非”电路等基本数字电路、电容器C0和C1等构成，所述反相器INV0和INV1由第一和第二导电类型(P型、N型)的MOSFET的栅极彼此之间和漏彼此之间进行连接的CMOS电路构成。逻辑部有时也具有积和电路等运算电路和中央运算装置CPU。此外，模拟部ANALOG由运算放大器OAMP、电阻R1、R2和电容CAP等构成。存储部MEM由指令控制器CMDCTL、字线解码器XDEC、位线解码器YDEC、字线驱动器WDRV、存储体BANK、读出放大器SA、输入输出缓冲器I/Obuff等外围电路和存储体BANK构成。图3中详细地进行了说明，但存储体BANK由多个子阵列SARY构成，另外，上述子阵列SARY由存储单元MC子字线SWL0～SWLn、位线BL0～BLm-1、位线/BL0～/BLm-1等构成。再有，由于从位线驱动器和外部输入的地址线、时钟等和其他控制信号的一部分使附面杂乱，故省略之。
另外，在图2以后具体地进行说明，但在图1的实施例中，作为单片存储器用的电容器和模拟电路用的电容器、稳压电源用的电容器等同一芯片上的电容器，利用金属与金属之间夹入绝缘膜的平面型的结构，即所谓的MIM(Metal Insulator Metal，金属-绝缘体-金属)结构(以下记作MIM电容器)。然后，也利用电容器电极的一方作为布线。另外，作为存储单元MC，利用2个晶体管1个电容器(2T1C)单元或2个晶体管2个电容器(2T2C)单元(以下将2T1C和2T2C合称作2T单元)。这样，能够按低成本和高集成化来实现低电压工作的单片存储器，另外，在与模拟电路等集成的情况中，也能够使工艺成本和成品率的降低为最小。
图2是模式地示出了图1中的逻辑部LOGIC、模拟部ANALOG、存储部MEM的剖面结构的一个实施例。在此，以CMOS结构为前提进行说明，但当然，也能够在混合了双极型晶体管和CMOS的所谓的BiCMOS等结构中适用本发明。在本实施例中，在一个P型硅衬底P-SUB上形成着逻辑部LOGIC、模拟部ANALOG、存储部MEM。以下，沿着图2中示出的剖面结构来说明图1的LSI的制造方法。首先，在半导体衬底P-SUB中进行形成阱和绝缘膜SiO2及元件隔离区域STI的工序。在图2中，元件隔离区域使用浅槽隔离STI(Shallow Trench Isolation，浅槽隔离)，但也可以利用LOCOS(Local Oxidation Of Silicon，硅的局部氧化)法，用热氧化形成隔离氧化膜。利用注入与所形成的导电类型相同的导电类型的杂质，来进行阱的形成。在一个P型硅衬底P-SUB内部，形成岛状的N阱区域NISO1、NISO2、NISO3，另外，如图所示，在各自的NISO中形成了N阱区域NW1、NW2、NW3和P阱区域PW1、PW2、PW3。图2中的阱结构是所谓的三重阱结构，分别用N阱区域NISO1、2、3隔离着逻辑部LOGIC、模拟部ANALOG、存储部MEM。这样，由于能够电隔离逻辑部LOGIC、模拟部ANALOG、存储部MEM各自的区域，因此，能够避免相互干扰，可以稳定地工作。此外，能够设定适于各自的工作电压的N阱、P阱的电位。当然，在不需要这样的三重阱结构的情况下，也可以构成为不设置N阱区域NISO1、2、3的二重阱结构的简单结构，例如，用NISO2、3仅隔离存储部MEM，或者仅隔离存储部MEM和模拟部ANALOG，或者，用相同的NISO区域包围两个区域等，根据需要做各种各样的变形。
下面进行形成晶体管的栅、源、漏各电极的工序。最好尽量共用逻辑部LOGIC、模拟部ANALOG、存储部MEM的晶体管的形成工序，简化生产工序，是为了降低制造成本和提高成品率。如后所述，通过优先逻辑部LOGIC中的晶体管的高速性，或优先存储部MEM内的存储单元的晶体管的集成度，在该工序中可以考虑几个选择支(例如，美国IEEE发行的1999年的超大规模集成电路工艺简明教程(1999 VLSI Technology Short Course)的预稿集中95页至103页中的几种方法)。在此，说明使用该所谓的自对准硅化工序的方法，即利用硅化来低电阻化逻辑部LOGIC的栅极、源、漏。采用该方法的优点有两个。一个是能实现逻辑电路的高速性，另一个是，通过使用逻辑LSI中通常使用的自对准硅化工序，就可以挪用逻辑电路的设计费用。在逻辑部LOGIC中的逻辑电路的设计中，利用“与非”电路等基本电路和CPU核心等微单元库。因此，若使用一般的自对准硅化工艺来形成逻辑部分，则具有不重新制作设计单元库，也能挪用为了一般的逻辑LSI而标准性地准备的设计费用的优点。当然，关于模拟电路，若用一般的晶体管构成，就可以得到能有效利用已有的单元库的效果。再有，由于若硅化存储单元的晶体管的源、漏电极，就有漏电流增加和刷新特性恶化的可能性，因此，以下，对存储单元部分不硅化的例子进行说明。但是，当然，在刷新特性的恶化不成为问题的情况下，为了进一步简化工序，也可以包括存储器部分，利用自对准硅化工序进行硅化。
以下叙述具体的制造方法。首先进行在各部的绝缘膜上形成多晶硅栅电极FG的工序。也能够在相同的工序中，在模拟部ANALOG上形成用多晶硅层FG形成的电阻元件。通过使多晶硅膜淀积后，用光刻和干法刻蚀形成规定的形状，来形成该FG层。接着，由干法刻蚀去除覆盖第一和第二半导体区域的绝缘膜SiO2，所述第一和第二半导体区域成为各部的晶体管的源漏区域，进行对该区域注入杂质的工序。通过在P型阱中离子注入磷P和砷As等N型杂质，在N型阱中离子注入硼B等P型杂质，形成扩散层。在注入一方的导电类型时，用光刻胶掩蔽另一方的阱区域。由该离子注入工序，在N阱区域NW1、NW2、NW3中形成PMOS晶体管，在P阱区域PW1、PW2、PW3中形成NMOS晶体管。此外，在该离子注入工序中，也在晶体管的近旁形成馈电部，该馈电部由比阱的浓度浓的半导体区域构成，向N阱和P阱区域馈电。
下面进行在各栅极的侧壁上形成侧壁隔层SS的工序。通过用CVD法各向异性刻蚀淀积的氧化膜，在栅电极的侧壁上形成侧壁隔层。接着，再次对源漏的扩散层进行离子注入，制成所谓的LDD(Lightly Doped Drain，轻掺杂漏)结构。之后，使氧化膜淀积在整个面上后，选择性地去除逻辑部的晶体管区域等进行硅化部分的氧化膜。在下面的自对准硅化工序中，由于剩余的氧化膜，就可以不在构成存储单元的晶体管等中进行硅化。这样，由于存储单元部分的晶体管的源漏电极不被硅化，因此，能够如上所述地避免刷新特性的恶化。当然，在模拟部中，根据提高电阻值等的理由，若在电阻用的FG层和同样电阻用的扩散层等中有不希望硅化的区域，就可以与存储单元部分同样地进行掩蔽。再有，在如上所述地从自对准硅化工序开始掩蔽了存储单元部分的晶体管的情况下，栅电极也原样保持为多晶硅。因此，根据存储单元阵列的结构，若增长字线的长度，由多晶硅构成的字线的电阻值就变大，就有与其伴随的信号延迟的问题。在这样的情况下，采用后述的分层字线结构等比较有效，该设计不增长由栅电极构成的字线的长度。在不回避使用长的多晶硅布线的情况下，最好采用所谓的分路结构，即，按一定间隔连接上部的金属布线层和多晶硅布线。在广泛使用通用DRAM等的层叠型立体存储单元的情况下，由于基板上有立体电容器，故金属布线与栅电极隔离。因此，在将字线与上部的金属布线分路的情况下，就有必须空出很深的触点孔的问题，但在本发明中，由于如后所述地在布线部分上形成平面的电容器，因此，就有不需要空出深的触点孔的优点。下面进行自对准硅化工序，同时硅化逻辑部LOGIC的晶体管的栅、源、漏区域。该工序中包括用CVD法和溅射法等使钴Co膜、钽Ta膜等高熔点金属膜淀积的工序；在惰性气体气氛中进行热处理和退火(使半导体表面与高熔点金属膜反应)的工序；去除未反应物的工序。在图2中，存储部MEM外围电路的晶体管仅表示了PW3内部的NMOS，但用于外围电路的晶体管也与NMOS、PMOS同时硅化。
再有，在上述中，使用氧化膜选择性地进行了硅化，但也可以通过选择性地去除用于硅化的高熔点金属膜，来选择性地进行硅化。
再有，如前所述，若漏电流没达到对存储单元的刷新特性产生坏影响的程度，也可以不掩蔽存储单元部分。在可以不掩蔽存储单元部分、模拟部的电阻等全部晶体管的情况下，由于不需要选择性地剩余氮化物膜，因此，能够简化工序，由于需要的光掩模的数量减少，因此，能够进一步降低制造成本。
下面进行形成布线的工序。经过形成层间绝缘膜的工序、开口触点孔的工序、形成触点层的工序，形成各布线层。在图中，基板上方示出的虚线示出了触点层(V1、V2、...V5)的位置，所述触点层由金属布线层(M1、M2、...M5)和用于该布线层间的连接的通孔或栓塞构成。在金属布线层间形成了层间绝缘膜。分别在逻辑部LOGIC、模拟部ANALOG、在储部MEM中利用分别用相同的层(工序)形成下部电极、电介质膜、上部电极的MIM电容器C1、C2、C3。利用形成MIM的一方电极的层，作为存储部的外围电路的布线、模拟部和逻辑部的布线层。作为电容器的用法如下。例如，在逻辑部中，通过在与电源连接的布线上设置电容器，能够使电源的静电电容增加，利用于稳压电源。当然，也可以将其使用于模拟部ANALOG和存储部MEM的电源布线部分。另外，能够应用于模拟部ANALOG的电容器元件和如后所述的存储部MEM中的存储单元中。在图2中，在逻辑部中设置电容器，用相同的金属布线层形成了各部的电容器的下部电极，但有时逻辑部中未必需要电容器。这时，可以至少用与使用于逻辑部的布线相同的层(工序)，来形成模拟部和存储部的电容器的电极的一方。在使用了现有的立体电容器的1T1C单元中，作为下部电极，主要使用耐热性等优良的多晶硅，作为上部电极，使用TiN等具有耐氧化性的金属，形成了存储器电容器。从而，难以将逻辑部中使用的金属布线层使用于电容器的电极。
本实施例的MIM电容器，作为下部电极，利用例如距半导体衬底表面第3层的金属布线层M3以上的布线层，用与使用于模拟电路和逻辑电路的布线相同的布线层(工序)来形成。通过使用比位线更上层的布线层中的布线，不受连接扩散层和电容电极的触点部和其他布线(位线)的制约，能够有效地确保相对于存储单元面积的电容器面积。在形成下部电极的工序之后，形成绝缘膜，再形成上部电极。这时，在第4层的金属布线层M4与布线层M3间的通孔V3的层中，形成上部电极。这样地，若在电容器单方电极中利用布线层，在电容器的单方电极的形成中，就不需要特别的工艺。与现有的通用DRAM这样的具有立体结构的电容器不同，由于是平面结构，因此，能够容易地挪用如上所述的金属布线层。另外，由于是平面结构，故加工容易，有能够成品率良好地形成电容器的价值。再有，作为布线层，例如，能够利用Al作主成分的铝布线和Cu作主成分的铜布线等金属布线等。若在绝缘膜中利用介电常数7以上的高电介质材料，例如Si3N4、Al2O3、Ta2O5、(Ba、Sr)TiO3、SrTiO3、Pb(Zr、Ti)O3、SrBi2Ta2O9等，则每单位面积的电容增加，就可以降低存储单元的面积。再有，附图中没有记载，但也可以在各布线层中，根据需要，设置TiN、TaN等势垒(barrier)金属。此外，在如Cu布线这样的耐热性不好的情况下，在400℃左右的低温，使用溅射法形成Ta2O5比较有效。其它的当然可以根据布线材料和绝缘膜的特性来选择适当的方法。
在以上这样的本发明中，由于是所谓的简单的平面结构的电容器，故能够降低工艺成本。另外，通过利用高电介质材料，能够增大MIM电容器的每单位面积的电容值，降低存储单元电容的电容器面积。从而，能够实现高集成且低成本的存储器。另外，通过在MIM电容器的电极上利用布线层，能够用同样的结构和同样的材料形成存储部MEM、逻辑部LOGIC、模拟部ANALOG的电容器。从而，能够实现成本的降低、可靠性和成品率的提高。即，能够解决第一和第三课题，实现兼容了高集成的存储器和工艺成本降低的LSI。再有，在存储部MFM、逻辑部LOGIC、模拟部ANALOG的电容器中，有时要求每单位面积的电容值也不同。例如，在存储单元中以面积优先，就需要高的单位容量，但在模拟部中，考虑到若使尺寸极端地小，则尺寸偏差的影响就大，因此，有希望比存储单元的要求更低的单位容量的情况。该情况下，由于在同一层中难以改变高电介质膜的厚度，因此，最好在另外的布线层中形成具有不同的单位容量的电容器。
以上，用图2说明了本发明的工序的实施例。在上述的实施例中，在存储单元部分以外的晶体管中，在逻辑LSI中使用了标准的自对准硅化工艺。在自对准硅化工艺中，使栅电极和源漏电极露出，同时进行硅化。因此，对于用氮化物膜等覆盖栅电极的栅极，要与自对准形成源漏触点的所谓的栅极SAC兼容，就有工艺变复杂的问题。在上述中，没有使用栅极SAC，但在下部的晶体管的扩散层部分的面积大于存储单元的电容器的面积的情况下，最好使用栅极SAC来减小晶体管的面积。在这样的情况下，将栅极FG与源漏的硅化独立，使用了能低电阻化的多晶硅金属或多晶硅化物栅极后，使用栅极SAC工艺比较有效。多晶硅金属是使硅化钨膜等势垒金属膜和钨等金属膜淀积在多晶硅膜上，多晶硅化物是使硅化钨膜等淀积在多晶硅膜上。若使用它们，为了栅极SAC，即使不能硅化栅极，也可以低电阻化栅电极。再有，该情况下，逻辑部LOGIC的晶体管的源漏也有可能硅化。当然，在尽力保持存储单元的情况和象模拟部ANALOG的扩散层电阻这样的想确保电阻值的情况下，可以掩蔽该部分而避免硅化。此外，在使用了模拟部的FG层的电阻中，若源样保留多晶硅合适的话，可以在多晶硅金属或多晶硅化物的形成时掩蔽该部分。这样地，作为栅极材料，若使用多晶硅金属或多晶硅化物，就能使用栅极SAC，因此，有所谓的能够降低存储单元的扩散层部分的面积的优点。
接着，关于单片存储器详细地进行说明，关于实现第二课题即低电压工作的具体手段进行说明。图3是图1中示出的存储部MEM的一个实施例。从指令控制器CMDCTL输出的地址信号，输入到字线解码器XDEC中，解码后的信号输入到字线驱动器WD0～WDn中，激活(assert)主字线MWL0～MWLn中的一条主字线MWL(即选择该主字线，取与其他主字线不同的电位)。下面，着重一个子阵列SARY进行说明，子阵列SARY由存储器阵列MARY、局部字线解码器LXDEC、通用字线RX、多个预充电电路PRE、多个读出放大器SA构成。读出放大器SA使用交叉耦合了两组第一导电类型和第二导电类型(P型和N型)的MISFET的CMOS的锁存型的读出放大器。再有，为避免图示复杂，因此，附图省略了时钟CLK、通用字线驱动器、主输入输出线MI/O的预充电电路及其控制信号等。利用激活后的主字线MWL和通用字线RX，激活构成存储器阵列MARY的子字线SWL中的一条。在一条子字线SWL中连接有多个存储单元MC，从选择的存储单元，向位线对BL、/BL输出微小信号，利用读出放大器SA放大。此外，从指令控制器CMDCTL输出的地址信号，同样地输入到位线解码器YDEC中，从多个存储单元MC选择应进行输入输出的存储单元MC。该存储单元MC的信号，经由局部输入输出线LI/O，进一步，由主读出放大器MSA放大，通过主输入输出线MI/O0～MI/Om，进行与外部的输入输出。再有，利用指令控制器CMDCTL，按期望的定时，控制预充电控制信号ФPCH、读出放大器控制信号ФSAN和ФSAP、位线选择信号Y0～Ym等控制信号。
图4是图1和图3中的存储单元MC，即2T1C单元的实施例，A示出了电路图，B示出了读出时的工作波形，C示出了写入时的工作波形。存储单元MC由两个NMOS晶体管TN1、TN2(以下记作TN1、TN2)和电容器C0构成，在第一位线BL与电容器C0的一方电极即累积节点SN1之间连接着TN1的源漏路径，在第二位线/BL与电容器C0的另一单方电极即累积节点SN1之间连接着TN2的源漏路径。再有，在以后的说明中，为了方便，将TN1、TN2的累积节点侧标记为源，将与位线BL、/BL连接的一侧标记作漏。此外，TN1和TN2的栅极与通用的字线SWL连接。
使用图4B中示出的波形，对读出时的工作进行说明。再有，以下，将位线的电压振幅设为0.9V进行说明。如后所述，使用2T1C单元作为存储单元，另外，通过将预充电电压设为0.9V，就可以在这样的低电压中工作。如图4B，在读出时激活一个子字线SWL，其结果，按照已存储在单元中的信息，向位线对BL、/BL输出微小信号。在规定的时间后，激活读出放大器控制信号ФSAN和ФSAP，起动读出放大器SA，放大位线的信号(RD)。另外，根据Y信号，从位线对局部输入输出线LI/O读出信号，通过主放大器输出。在读出放大器SA中放大后的数据再次被写入到存储单元中(RWT)，之后使字线无效。另外，激活预充电控制信号ФPCH，由预充电电路PRE，预充电(PCH)位线对BL、/BL成同一电位(在此是0.9V)。如图4C，在写入工作时，与读出工作同样地激活子字线SWL。接着，在驱动了读出放大器后，按照写入数据驱动位线，向选择的存储单元MC写入期望的数据(WR)。以上是本存储单元的工作波形的一例。
此外，在本实施例中，如图4所示，为了可以进行1V以下的低电压工作，作为存储单元，使用了图4A中示出的2T1C单元。通过使用该单元，与1T1C单元的工作原理进行比较，来说明可以进行低电压工作的原理。一般的1T1C单元的读出信号量可以表示为Vsig＝VDD/2*Cs/(Cs+Cd) ...(1)在此，Vsig、VDD、Cs、Cd分别是读出信号量、电源电压、存储单元电容、位线的寄生电容。从(1)式可知，读出的信号量与电源电压成正比。在考虑了读出放大器的晶体管的阈值电压波动和位线引起的噪声等之后，需要将读出的信号量设计成不能引起误动作，一般的需要在0.2V以上。
根据上述的(1)式可知，将电源电压设为0.9V，为了确保Vsig在0.2V以上，必须要使位线寄生电容与存储单元电容的比Cd/Cs在1.25以下。在通常的DRAM中，该比值在5左右。从而，要使其在1V以下工作，就需要大幅地降低Cd/Cs。要降低Cd/Cs，就考虑增大存储单元电容，或者降低位线的寄生电容。但是，要使存储单元电容增加，就需要增加存储单元的面积，或者使用三维结构等复杂结构的电容器，为了按低成本实现高集成的单片存储器就不适用。另一方面，为了降低位线的寄生电容，就需要为了缩短位线长度而减少每条位线的存储单元的数量。由于这使存储器阵列整体中的读出放大器的数量增加，因此，由此产生面积增加的问题。特别是如上所述，若减小Cd/Cs，就需要极端地减少每条位线的存储单元的数量，根据情况，恐怕就有使用了SRAM单元的情况和没改变存储器的面积，或者反而变大了的情况。
对此，在2T1C单元中可知，读出的信号量可以表示为
Vsig＝VBL-V/BL＝VDD*Cs/(Cs+Cd/2)...(2)若比较(2)式的右边与(1)式的左边可知，将(1)式中的VDD/2换成了VDD，将Cd换成了Cd/2。从而，在存储单元电容与位线的寄生电容相同的情况下，即使使2T1C单元的工作电压成为1T1C单元的工作电压的一半，读出信号量还是大。反之，与先前同样地将电源电压设为0.9V，可知，若计算用于确保Vsig在0.2V以上的Cd/Cs，则最好在7以下。该值是设计上的真实值。这样地，根据本实施例，在1V以下的低电压工作时，也可以在分割位线到必要以上，而确保充足的信号量。
在上述中，解决了读出信号量的问题，但为了可以在1V以下工作，必须要使放大来自存储单元的信号的读出放大器在低电压下工作。作为解决方法，在本实施例中，使用VDD预充电方式(在位线对电位放大后的位线对间的电位差为第一电位与低于第一电位的第二电位之差的情况下，预充电电路将位线对设为第一电位的方式)。这是因为，若施加到读出放大器上的电压变低，其工作速度就降低。在1T1C单元中常用的VDD/2预充电方式中，由于在起动了读出放大器时施加的电压是电源电压的一半，因此，不适于1V以下的工作。因此，在本实施例中，如图4B的波形所示，使用将位线预充电为高电平的VDD预充电方式。再有，在将位线预充电为低电平的VSS预充电方式(在位线对电位放大后的位线对间的电位差为第一电位与低于第一电位的第二电位之差的情况下，预充电电路将位线对设为第二电位的方式)中，作为施加到读出放大器中的电压，也能够期待同样的效果。在此，关于VDD预充电方式的情况进行说明。
一般地，在1T1C单元中，适用VDD预充电方式的情况下，必须要有伪单元。在VDD预充电中，在从存储单元读出H电平的信号时，VDD预充电后的存储单元侧的位线的电位不变化。因此，在成对的位线的电位保持VDD时，在位线间不产生电位差。从而，利用伪单元产生参照电压，必须要将单侧的位线电位稍稍下降一点儿，确保差动电压。但是，由于伪单元的单元电容的制造偏差，产生了产生的参照电压波动和伪单元中的位线的寄生电容的不平衡等问题。因此，在1T1C单元中，一般不是VDD预充电方式。
另一方面，从图4B、C可知，2T1C单元由于分别对累积节点SN1、SN2保持H电平、L电平，因此，时常向互补的位线BL、/BL输出来自存储单元的信号。即，位线BL、/BL中必定产生电压差，故不需要伪单元，也可以自由地设定预充电电压。这样地，在本实施例的存储单元中，由于能够自由地设定预充电电压，因此，能够在低电压工作中适用最佳的VDD预充电。
如以上说明的，根据本实施例，能够充分地确保读出信号量，不使用伪单元而能够适用VDD(VSS)预充电，因此，能够实现可1V以下低电压工作的存储器。其结果，能够不使用升压和降压电路，而从相同电源取得供给到逻辑部的工作电压和供给到存储部的电压。即，能够使供给到构成逻辑部的电路中的工作电位，与供给到位线和互补位线中的最大电位相等。
下面，关于通过利用MIM电容器，小面积且低成本地实现图4的存储单元MC的布局方法和其形成方法的实施例进行说明。
图5和图6示出布局图，图7示出形成方法。在图5中，各自的图形示出了形成在半导体衬底上的P阱区域(无图示)、形成第一和第二晶体管的第一和第二半导体区域(漏区域和源区域)的扩散层LN、形成第一和第二晶体管的栅电极和它们的连接的栅极层FG、第一层的金属布线层M1、连接扩散层LN和布线层M1的触点即通孔V0、第二层的金属布线层M2、连接布线层M1和布线层M2的触点即通孔V1、第三层的金属布线层M3、连接布线层M2和布线层M3的触点即通孔V2、上部电极P0。再有，在图5和后述的布局附图中，在示出存储单元的结构的基础上，仅示出必要的层，省略了用于调整晶体管的阈值电压的离子注入层等。
由扩散层LN1和栅极层FG构成的NMOS晶体管TN1的源侧，通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a，与电容器C0的上部电极P0连接，形成累积节点SN1。另一方面，由扩散层LN2和栅极层FG构成的NMOS晶体管TN2的源侧，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
图6A至C示出为了容易明白图5的布局结构而每分几个层示出的图。图6A示出到通孔V0的主要层，图6B示出从第一层的金属布线层M1到第二层的金属布线层M2的主要层，图6C示出再往上的层的布局，按ABC的顺序制造。如图6A所示，在TN1的源侧形成通孔V0a，在漏侧形成通孔V0b。同样地，在TN2的源侧形成通孔V0d，在漏侧形成通孔V0c。与图2的说明中所述的各工序相对应来形成它们。如图6B所示，在从通孔V0a之上到扩散层LN1和扩散层LN2的中间，形成布线M1a，通过通孔V1c，与布线M2c连接。另一方面，在漏侧的通孔V0b上形成布线M1b和通孔V1a，与位线BL即布线M2a连接。同样地，在从通孔V0d之上到扩散层LN1和扩散层LN2的中间，形成布线M1d，另外，在布线M1d上形成通孔V1d，与布线M2d连接。此外，在漏侧的通孔V0c上形成布线M1c和通孔V1b，与形成在扩散层LN2和布线M1d上的位线/BL即布线M2b连接。另外，如图6C所示，通过通孔V2a，图6B中示出的布线M2c与布线M3a连接，另外，与位于上面的电容器C0的上部电极P0连接。此外，在布线M2d上形成通孔V2b，与下部电极M3b连接。
根据以上所述，TN1的源侧通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a，与上部电极P0连接，形成累积节点SN1。另一方面，漏侧通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。同样地，TN2的源侧通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b，与下部电极即布线M3b连接，形成累积节点SN2。漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。再有，用与对应的逻辑部和模拟部的布线和通孔相同的工序，按照从下层向上层的顺序，依次形成图2的各布线和通孔(M1、M2、M3和V1、V2)。此外，用相同的工序，分别形成逻辑部和模拟部的电容器的下部电极、电介质膜、上部电极。在形成电容器的一方电极的工序中，形成存储部的外围电路及逻辑部和模拟部内的布线。
作为图5和图6中说明的存储单元的布局的实施例的特征，第一，在晶体管的扩散层的上部配置电容器，且用布线层(在实施例中是M3，也可以是M3以上的别的层)形成该电极的一方。这样，能够用廉价的工艺成本实现面积小的存储单元。另外，第二特征在于电容器的电极与晶体管的扩散层的连接方法。即，具有从扩散层LN1和LN2的各自的一端延伸到扩散层的中间的布线层M1，连接着晶体管和电容器。由于在元件隔离区域的上面取电容器的电极与上述布线层M1的连接，所述元件隔离区域配置在形成第一和第二NMOS晶体管TN1和TN2的扩散层的半导体区域之间，因此，在扩散层的上部不存在用于与电容器的电极连接的通孔。因此，在M2布线层中形成的位线不躲避扩散层，能够一直延伸到扩散层的上部，第一和第二位线M2a和M2b之间的间隔可以取比第一和第二NMOS晶体管的半导体有源区域LN1和LN2之间的最短距离与形成栅电极的层FG方向的第一和第二NMOS晶体管半导体有源区域LN1和LN2的长度之和小的长度。根据本结构，与在第一和第二NMOS晶体管和其邻接的存储单元的晶体管之间的元件隔离区域之上形成位线的结构的布局相比，能够减小面积。另外，由于不在扩散层的横向引出位线，故能够避免在位线上带多余的寄生电容。此外，由于连接位线和扩散层之间的两个触点部V1a、V1b取夹栅电极的结构，位线对的结构是对存储单元的中心点对称，因此，两者的寄生电容和工作时的耦合噪声的影响大致相等。这样，在低电压中也能稳定工作。另外，由于扩散层是简单的矩形，故能降低扩散层的寄生电容。另外，由于不需要增大到达累积节点的扩散层的面积到必要以上，因此，使刷新特性恶化的漏电流变少。此外，能够降低因α射线和中子射线在基板内部产生的电荷的收集效率。从而，也可以提高耐软错误性。
接着，为了进一步容易明白上述说明的连接关系，图7示出图5和图6中的存储单元的剖面结构。图7示出了从图5中的a-a’、b-b’、c-c’、d-d’的各方向的剖面结构。图7A示出剖面a-a’，示出了TN1的漏侧通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。此外，TN1的源侧通过通孔V0a，与布线M1a连接。另外，在位线BL的上部，形成由下部电极M3b、绝缘膜D0、上部电极P0构成的电容器C0，在形成电容器电极的布线层与半导体衬底表面之间的层上形成着位线。若用分类1T1C单元的结构时使用的用语来说，这就成为相当于COB(Capacitor Over Bitline，位线上电容器)的结构。通过这样做，在小的存储单元面积中，也能充分地确保电容器面积。从而，能够实现适于低电压工作的存储单元。
下面，图7B示出剖面b-b’，示出了从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a、布线M3a，与电容器C0的上部电极P0连接。另一方面，从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接。这样地，在本实施例中，开口绝缘体膜D0得到上部电极P0和布线M3a的触点。即，从上部电极P0、下部电极M3b的各电极的下侧直接得到触点，能够与从扩散层引出的M1布线层连接。从而，由于不需要来自电极的多余的引出线，故可以充分确保电容器的有效面积。
下面，图7C示出剖面c-c’，示出了TN1的源，通过从通孔V0a引出的布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a，另外，开口绝缘体膜D0，与上部电极P0连接。此外，TN2的漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。最后，图7D示出剖面d-d’，可知，TN2的源向通孔V0d上引出布线M1d，通过通孔V1d、布线M2d、通孔V2b，与下部电极M3b连接。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线即布线M2a连接。
以上，从图5至图7的说明可知，在存储单元利用布线层作为电极等上述特征的基础上，加之具有使用平面结构的电容器这样的特征。因此，能够大幅地降低用于形成电容器的成本，能够实现工艺成本廉价的存储器。再有，在本实施例中，如上所述地能够确保电容器面积，但在通常的绝缘膜中，有时也不能利用要求的存储单元面积来确保充足的容量。该情况下，通过使用Ta2O5等所谓的高电介质材料，能够实现活用了本实施例的特征的高集成的存储单元。
以上，用图1至图7进行了说明，但本发明不限定于此，可以在不脱离其主旨的范围内做各种各样的变更。例如，在图1中说明了在一个LSI上搭载了逻辑部LOGIC、模拟部ANALOG、存储部MEM的情况，但也可以仅用模拟部ANALOG和存储部MEM来构成LSI，也可以仅用逻辑部LOGIC和存储部MEM来构成。在本实施例中，以2T单元为对象进行了说明，但也可以使用图40和图41的1T单元。另外，电容器的形状也不限定于本实施例。此外，电容器的大小也可以根据需要而大于或小于扩散层的范围即最小布局的存储单元面积。此外，当然，绝缘体膜的膜厚或形成位线和电容器的层也可以进行各种各样的变形。再有，在逻辑工艺中，有时晶体管的亚阈值电流大于利用DRAM专用工艺的晶体管。在这样的情况下，在存储单元的刷新特性不充分的情况下，通过实施将再写入时和写入时的位线的低电平侧的电位不设在0V，而是稍稍提高一点儿，或者，将非选择时的字线的电位比0V降低一点儿这样的对策，就能够降低存储单元的NMOS的栅源电压，降低亚阈值电流，改善刷新特性。另外，构成存储单元MC的晶体管也可以是PMOS晶体管。该情况下，由于PMOS晶体管比NMOS晶体管的漏斗(フアネリング)长度小，因此，能够实现耐软错误性优良的存储单元。不用说，在使用了PMOS晶体管的情况下，需要在选择时降低字线电位，按与NMOS不同的电位关系进行驱动，但这是从NMOS与PMOS的工作差异就容易明白的事项，故省略其说明。再有，在使用了PMOS晶体管的情况中，由于能够适用VSS预充电方式或VDD预充电方式，因此，能够实现适于低电压工作的存储器。
(第二实施例)关于第一实施例的图4A的存储单元的布局的三个变形例进行说明。在图5至图7中示出的存储单元的布局中，在形成电容器时，由刻蚀工序开口绝缘膜D0，在绝缘膜D0的开口部分中连接着布线层M3和上部电极P0。这时，由光刻工序曝光绝缘膜D0，因此，有污染绝缘膜D0的表面的可能性，有时电容器的可靠性和成品率降低。这样的时候，也可以在绝缘膜D0上使用势垒金属来形成电容器。但是，若使用势垒金属，就增加了很大的工艺成本。在这样的情况下，若使用图8和图9的存储单元的布局和图10的形成方法，就可以不使用势垒金属而改善电容器的可靠性。这些附图中示出的第一变形例中，在用上部电极P0覆盖了绝缘膜D0的状态下，进行光刻工序。这样，由于不污染绝缘膜D0的表面而可靠性提高。
在图8中，TN1的源侧，通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a、通孔V3a、布线M4a、通孔V3b，与电容器C0的上部电极P0连接，形成累积节点SN1。另一方面，TN2的源侧，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
图9A至D示出为了容易明白图8的布局结构而每分几个层示出的图。图9A示出直到通孔V0的主要层，图9B示出从第一层的金属布线层M1到第二层的金属布线层M2的主要层，图9C示出从通孔V2的层到上部电极P0的主要层，图9D示出了再往上的层的布局。再有，图9A、B中示出的层与第一实施例即图6A、B的布局和连接关系相同，在此省略其说明。图9B中示出的布线M2c如图9C所示，通过通孔V2a，与布线M3a连接。此外，在布线M2d上形成通孔V2b，与电容器C0的下部电极即布线M3b连接。另外，如图9D所示，图9C中示出的布线M3a，通过通孔V3a，与布线M4a连接，另外，通过通孔V3b，将布线M4a与电容器C0的上部电极P0连接。这样地，在本变形例中，由于在上部电极P0覆盖了绝缘膜D0的状态下进行光刻工序，因此，能够不污染绝缘膜D0的表面而形成电容器。
接着，为了进一步容易明白上述说明的连接关系，图10中示出图8和图9中的存储单元的剖面结构。图10示出了从图8中的a-a’、b-b’、c-c’、d-d’的各方向的剖面结构。图10A示出剖面a-a’，示出了TN1的漏侧通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。此外，TN1的源侧通过通孔V0a，与布线M1a连接。
下面，图10B示出剖面b-b’，示出了从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a，与布线M3a连接。另一方面，从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极M3b连接。
在此，在本实施例中，在布线M3a和下部电极M3b上形成绝缘膜D0，另外，在绝缘膜D0上形成上部电极P0，之后，由刻蚀工序去除上部电极P0、绝缘膜D0和层间绝缘膜。这样地，在开口后的部分上形成通孔V3a和通孔V3b，通过通孔V3a、布线M4a、通孔V3b，与上部电极P0连接布线M3a。这样地，在本结构中，由于在光刻工序中，绝缘膜D0的表面时常被上部电极P0覆盖，因此，能够解决污染的问题。即，在绝缘膜D0上不使用势垒金属，而能够形成成品率良好的电容器，因此，能够削减工艺成本。
下面，图10C示出剖面c-c’，示出了TN1的源，通过从通孔V0a引出的布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a，另外，开口绝缘体膜D0，通过通孔V3a，与布线M4a连接。此外，TN2的漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。最后，图10D示出剖面d-d’，可知，TN2的源向通孔V0d上引出布线M1d，通过通孔V1d、布线M2d、通孔V2b，与下部电极M3b连接。另外，上部电极P0通过通孔V3b，与布线M4a连接。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。
以上，从图8至图10的说明可知，在本变形例中，在绝缘膜D0上形成上部电极P0，之后，能够利用刻蚀工序，开口绝缘膜D0，在布线M3a上形成通孔V3a。即，由于绝缘膜表面不直接被光刻工序曝光而污染，因此，能够不使用势垒金属而形成电容器C0，能够削减生产工序。从而，能够降低成本，且成品率高地形成电容器。再有，图8至图10中说明的存储单元的布局和全体的形状、或者具有利用了布线层的MIM电容器等方面，基本上与图5至图7中说明的结构相同。从而，不用说，能够继承图5至图7的变形例中的基本特征和效果。
此外，不用说，本实施例的存储单元的布局和形成方法涉及的各种各样的变更，可以与上述的实施例相同。另外，在本实施例中说明的MIM电容器，不仅能够适用于存储单元，也能够适用于模拟用和逻辑用，能够根据上述这样的特征，实现进一步降低了成本的LSI。
在上述的图5至图7和图8至图10中示出的存储单元的布局中，在通孔V2b上连接下部电极M3b，形成电容器。但是，在形成通孔V2b时，有产生凹陷等的情况，若在其上面形成下部电极M3b，就有不能得到良好的电连接的情况。另外，在凹陷的影响下，有时在下部电极M3b中产生台阶，对电容器的特性产生坏影响。在这样的情况下，若使用图11至图13中示出的存储元的第二变形例，就能够回避上述问题来形成电容器。
图11和图12示出布局，图13示出形成方法。这些附图中示出的变形例的特征在于，从下部电极的上部取出触点，与累积节点连接。这样就能够形成平坦的下部电极。
在图11中，TN1的源侧通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a，与电容器C0的上部电极P0连接，形成累积节点SN1。另一方面，TN2的源侧，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b、布线M3c、通孔V3b、布线M4a、通孔V3a，与电容器C0的下部电极即布线M3b连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
图12A至C示出为了容易明白图11的布局结构而每分几个层示出的图。图12A示出从第一层的金属布线层M1到第二层的金属布线层M2的主要层，图12B示出从通孔V2的层到上部电极P0的主要层，图12C示出了再往上的层的布局。再有，比布线层M1往下的层与上述实施例即图6A、B的布局和连接关系相同，在此省略附图和其说明。
在本变形例中，如图12A所示，在从通孔V0a之上到扩散层LN1和扩散层LN2的中间，形成布线M1a，通过通孔V1c，与布线M2c连接。另一方面，在漏侧的通孔V0b上形成布线M1b和通孔V1a，与位线BL即布线M2a连接。同样地，如图所示，在从通孔V0d上到扩散层LN1和扩散层LN2的中间，形成布线M1d，另外，在布线M1d上形成通孔V1d，与布线M2d连接。此外，在漏侧的通孔V0c上形成布线M1c和通孔V1b，与形成在扩散层LN2和布线M1d上的位线/BL即布线M2b连接。
此外，如图12B所示，图12A中示出的布线M2c，通过通孔V2a，与布线M3a连接，另外，与位于其上面的电容器C0的上部电极P0连接。此外，在布线M2d上形成通孔V2b，与布线M3b连接。最后，如图12C所示，图12B中示出的布线M3c，通过通孔V3b，与布线M4a连接，另外，布线M4a通过通孔V3a，与电容器C0的下部电极即布线M3b连接。这样地，在本结构中，由于从下部电极M3b的上部取得触点，因此，在下部电极M3b上不产生台阶，能够实现可靠性高的电容器。
接着，为了进一步容易明白上述说明的连接关系，图13中示出图11和图12中的存储单元的剖面结构。图13示出了从图11中的a-a’、b-b’、c-c’、d-d’的各方向的剖面结构。图13A示出剖面a-a’，示出了从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a、布线M3a，与电容器C0的上部电极P0连接。另一方面，示出了从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b、布线M3c、通孔V3b、布线M4a、通孔V3a，与电容器C0的下部电极即布线M3b连接。下面，图13B示出剖面b-b’，可知，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。此外，TN2的源侧通过通孔V0d，与布线M1d连接。下面，图13C示出剖面c-c’，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。此外，TN2的源侧通过通孔V0d，与布线M1d连接。另外，该图示出了开口绝缘膜D0，通过通孔V3a，与布线M4a连接着下部电极M3b。最后，图13D示出剖面d-d’，从TN2引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b、布线M3c、通孔V3b，与布线M4a连接。
以上，从图11至图13的说明可知，本实施例的存储单元在下部电极M3b的上侧形成通孔V3a，得到触点。从而，具有在下部电极上不产生台阶等，而能够将电容器的应力抑制到最小限度的效果。即，能够用可靠性更高的电容器来实现存储单元。此外，不用说，本实施例的存储单元的布局和形成方法涉及的各种各样的变更，可以与上述的实施例相同。再有，在本实施例中说明的MIM电容器，不仅能够适用于存储单元，也能够适用于模拟用和逻辑用。
在图11至图13中示出的存储单元的布局中，在形成电容器时，由刻蚀工序开口绝缘膜D0，在绝缘膜D0的开口部分中连接布线层M3和上部电极P0。该情况下，由于与图5至图7中示出的第一变形例同样的理由，有绝缘膜D0的表面被污染，电容器的成品率降低的情况。在这样的情况下，与先前的图5至图7的情况相同，利用使用势垒金属，能够回避该问题。此外，在不希望附加势垒金属的情况下，使用与图8至图10中示出的变形例同样的方法，也能够回避上述问题。以下，使用图14至图17中示出的存储单元MC的第三实施例来说明该方法。
图14和图15是示出布局，图16和图17是示出形成方法的剖面图。在这些附图中示出的布局中，从下部电极的上部取出触点，与累积节点连接，在保持该先前的变形例的特征的基础上，在绝缘膜D0上形成了上部电极P0之后，进行光刻工序。即，实现下部电极上没有台阶的、可靠性高的电容器，能够形成不用势垒金属而成品率良好的电容器。这样，能够降低工艺成本，且实现可靠性高的电容器。
在图14中，TN1的源侧，通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a、通孔V3a、布线M4a、通孔V3b，与电容器C0的下部电极即布线M3b连接，形成累积节点SN1。另一方面，TN2的源侧，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b、布线M3c、通孔V3d、布线M4b、通孔V3c，与电容器C0的上部电极P0连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
图15A至C示出为了容易明白图14的布局结构而每分几个层示出的图。图15A示出从第一层的金属布线层M1到第二层的金属布线层M2的主要层，图15B示出从通孔V2的层到上部电极P0的主要层，图15C示出了再往上的层的布局。再有，比布线层M1往下的层与上述实施例即图6A、B的布局和连接关系相同，在此省略附图和其说明。
在本变形例中，如图15A所示，在从通孔V0a上到扩散层LN1和扩散层LN2的中间，形成布线M1a，通过通孔V1c，与布线M2c连接。另一方面，在漏侧的通孔V0b上形成布线M1b和通孔V1a，与位线BL即布线M2a连接。同样地，如图所示，在从通孔V0d上到扩散层LN1和扩散层LN2的中间，形成布线M1d，另外，在布线M1d上形成通孔V1d，与布线M2d连接。此外，在漏侧的通孔V0c上形成布线M1c和通孔V1b，与形成在扩散层LN2和布线M1d上的位线/BL即布线M2b连接。
此外，如图15B所示，图15A中示出的布线M2c，通过通孔V2a，与布线M3a连接。此外，在布线M2d上形成通孔V2b，与布线M3b连接。最后，如图15C所示，图15B中示出的布线M3a，通过通孔V3a，与布线M4a连接，另外，通过通孔V3b，与电容器C0的下部电极即布线M3b连接布线M4a。同样地，如图15B中示出的布线M3c，通过通孔V3d，与布线M4b连接，另外，布线M4b通过通孔V3c，与电容器C0的上部电极P0连接。这样地，在本变形例中，由于在光刻工序中，绝缘膜D0的表面时常被上部电极P0覆盖，因此，没有污染的问题。另外，由于从下部电极M3b的上部到通孔V3b取得触点，因此，在下部电极M3b上不产生成为应力等的原因的台阶。根据以上这样的特征，能够实现成品率良好、可靠性高的电容器。
接着，为了进一步容易明白上述说明的连接关系，图16和图17中示出了图14和图15的变形例中的存储单元的剖面结构。图16和图17示出了从图14中的a-a’、b-b’、c-c’、d-d’、e-e’的各方向的剖面结构。图16A示出剖面a-a’，可知，TN1的漏侧通过通孔V0b、布线M1b、通孔V1a，与位线/BL即布线M2a连接。此外，TN1的源侧通过通孔V0d，与布线M1d连接。另外，可知，在位线上形成着由下部电极M3b、绝缘膜D0、上部电极P0构成的电容器C0。下面，图16B示出剖面b-b’，示出了从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a、布线M3a、通孔V3a、布线M4a、通孔V3b，与电容器C0的下部电极即布线M3b连接。另一方面，示出了从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b、布线M3c、通孔V3d、布线M4b、通孔V3c，与电容器C0的上部电极P0连接。下面，图17A示出剖面c-c’，从TN1引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a、布线M3a、通孔V3a，与布线M4a连接。下面，图17B示出剖面d-d’，可知，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。此外，TN1的源侧通过通孔V0a，与布线M1a连接。另外，该图示出了开口绝缘膜D0，通过通孔V3b，与布线M4a连接着下部电极M3b。最后，图17C示出剖面e-e’，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。此外，TN2的源侧通过通孔V0d，与布线M1d连接。另外，通过通孔V3c，与布线M4b连接着上部电极P0。
以上，从图14至图17的说明可知，本实施例的存储单元在绝缘膜D0上形成上部电极P0，之后，利用刻蚀工序，开口绝缘膜D0，在下部电极M3b的上部形成通孔V3b。这样，能够不用势垒金属而形成电容器C0。另外，在下部电极M3b上不产生台阶等，而能够将电容器的应力抑制到最小限度。即，能够降低形成电容器的工艺成本，且能够用可靠性高的电容器来实现存储单元。再有，不用说，本实施例的存储单元的布局和形成方法涉及的各种各样的变更，可以与上述的实施例相同。再有，在本实施例中说明的MIM电容器，不仅能够适用于存储单元，也能够适用于模拟用和逻辑用。
(第三实施例)在上述实施例中，以由两个晶体管和一个电容器构成的存储单元为对象进行了说明，但在下面的实施例中，关于由两个晶体管和两个电容器构成的存储单元的布局进行说明。在一个电容器与两个电容器没有差异的情况下，作为一个电荷累积装置来对待。图18的结构将图1和图3中的存储单元MC变更为2T2C。图18A示出了电路图，B示出了读出时的工作波形，C示出了写入时的工作波形。本实施例的存储单元MC是由两个晶体管TN1、TN2和两个电容器C0、C1构成的2T2C单元。TN1的漏与位线BL连接，TN1的源与电容器C0的单方电极连接，成为累积节点SN1。同样地，TN2的漏与位线/BL连接，TN2的源与电容器C1的单方电极连接，成为累积节点SN2。电容器C0、C1的剩余的各个电极与极板PLT连接，TN1和TN2的栅极与通用的字线SWL连接。此外，图18B、C的读出和写入波形基本与2T1C相同，因此，在此省略详细的说明，但根据与上述同样的理由，为了改善低电压工作，使用VDD预充电方式。再有，在此，将极板PLT作为VSS，示出了波形，但在其他电位中也可以工作。本实施例中使用的2T2C单元如后所述，能够确保大于1T1C单元的信号量。因此，与2T1C单元同样地具有适于低电压工作的特征。此外，由于电容器的一端变为所谓的极板电极，因此，仅将电容器的电极中的下部电极与晶体管的扩散层连接，触及到上部电极的极板侧就可以作为通用的布线。因此，与2T1C单元相比，有结构简单和易于制作的优点。
以下，对利用2T2C单元可以进行图18所示的1V以下的工作进行说明。在2T2C单元中可知，读出信号量表示为Vsig＝VBL-V/BL＝VDD*Cs/(Cs+Cd)...(3)再有，Cd是位线BL、/BL的寄生电容。若比较(3)式的右边与(1)式的右边可知，将(1)式中的VDD/2换成了VDD。即，若电压和电容相同，信号量就成为1T1C单元的二倍。换言之，能够用一半的电压确保相同的信号量。在(2)式中示出的2T1C单元中，由于Cd变为一半即Cd/2，因此，信号量比2T2C进一步变大，但在2T2C单元中也可以进行低电压工作。例如，在(3)式中可知，将电源电压设为0.9V，若计算用于确保Vsig在0.2V以上的CD/CS，则最好在3.5以下。该值是设计上的真实值。这样地，根据本实施例，在1V以下的低电压工作时，不分割位线为必要以上，而能够确保充足的信号量。此外，不使用伪单元而能够适于VDD(VSS)预充电方式等的特征，与2T1C单元中的情况相同，不用说，能实现同等效果。此外，与2T1C单元一样，也可以在存储单元的晶体管中利用PMOS，使耐软错误性提高。再有，在本实施例的2T2C单元中，能如上所述地进行低电压工作，但若与2T1C单元相比，同一条件下的信号量仅Cd项部分变小。另外，在设为低电压的情况和利用Cs、Cd等容量的条件，需要使信号量增加的情况下，通过驱动极板电位，也能确保大信号量。即，能够在对累积节点写入了信号之后，对极板PLT施加偏压，进一步提高写入后的H电平的信号，改善刷新特性(关于对极板PLT施加偏压的方法，例如在美国IEEE固态电路日报(IEEE Journal Of Solid StateCircuits)1989年10月号的1206页至1212页中记载)。
下面，关于利用MIM电容器，用于高集成且低成本地实现图18的存储单元的布局方法及其形成方法进行叙述。图19和图20示出2T2C单元的布局，图21示出其形成方法。在图19中，TN1的源通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接，形成累积节点SN1。另一方面，TN2的源侧，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C1的下部电极即布线M3b连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。此外，用P0层形成相当于极板PLT的上部电极，作为共用电极。再有，极板PLT的布线不仅在一个单元内的两个电容器C0、C1中共用，而且也在其他单元中共用，但如前所述，在驱动极板PLT的情况下，可以在共用字线的存储单元中共用极板PLT(上部电极P0)。
图20示出为了容易明白图19的布局结构而每分几个层示出的图，示出了从通孔V2的层到上部电极P0的主要层。再有，布线层M2以下的层与上述实施例即图6A、B的布局和连接关系相同，在此省略附图和其说明。
在本实施例中，如图20所示，形成的布线M2c，通过通孔V2a，与电容器C0的下部电极即布线M3a连接。同样地，形成的布线M2d，通过通孔V2b，与电容器C1的下部电极即布线M3b连接。这样地，在本实施例中，通过从扩散层LN1、LN2的各自一端延伸到扩散层的中间的布线层M1，与电容器C0、C1的下部电极连接。因此，由于能够在扩散层上部形成位线BL、/BL，因此，能够减小存储单元的面积。
接着，为了进一步容易明白上述说明的连接关系，图21中示出图19和图20中的存储单元的剖面结构。图21示出了从图19中的a-a’、b-b’、c-c’的各方向的剖面结构。图21A示出剖面a-a’，可知，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。此外，TN1的源侧通过通孔V0a，与布线M1a连接。下面，图21B示出剖面b-b’，示出了从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。另一方面，示出了从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b，与电容器C1的下部电极即布线M3b连接。最后，图21C示出剖面c-c’，TN1的源，通过从通孔V0a引出的布线M1a，通孔V1c、布线M2c、通孔V2a，与下部电极即布线M3a连接。此外，TN2的漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。再有，特别是图中没有示出，但本实施例的上部电极P0与极板PLT连接，例如，固定为VSS的恒定电压。
以上，从图18至图21的说明可知，本实施例的存储单元在位线上形成电容器，能够充足地确保低电压工作所必须的单元电容，在该特征的基础上，加之还具有利用布线层作为电极、使用平面结构的电容器等特征。因此，与2T1C单元的实施例同样地，能够实现工艺成本便宜的存储器。此外，在本实施例中没特殊说明，但不用说，可以将图5至图17中说明的实施例适用于本实施例的2T2C单元中，在各自的方法中，能够得到同等效果。此外，本实施例的存储单元，可以在不脱离其主旨的范围内，做各种各样的变更，例如，在待机时将字线稍稍比0V提高一点儿等的电路工作涉及的变更、电容器结构和形成方法涉及的变更等。另外，本实施例的MIM电容器不仅能够适用于存储单元，也能够适用于模拟用和逻辑用，根据如上所述的特征，能够实现降低了工艺成本的LSI。
(第四实施例)在以上的实施例中，示出了用上下两个金属电极形成电容器，构成了2T1C单元或2T2C单元的情况，但若提高微细化，减小存储单元的面积，就有只在一个电容器中不能充分地确保单元电容的情况。在这样的情况下，通过多重设置多个MIM结构的电容器，将它们并联，就能够在小存储单元面积中足够大地确保电容器的有效面积。
图22至图25中示出了使用了2T1C单元的实施例。图22和图23示出布局，图24和图25示出形成方法。再有，如后所述，同样的方法能够适用于2T2C单元中，在其他单元例如1T1C单元中，为了不使面积增加而增加电容器的容量，也能够适用同样的方法。此外，若适用于用于模拟电路和稳压电源的电容器，能够得到对于相同容量的面积的减少，或同一面积中的容量的增加的效果。
在这些附图中，其特征在于，在利用布线层M3和通孔V3的层而形成的电容器C0的上部，用布线层M4和通孔V4的层，形成另一个电容器C1。通过并联这两个电容器，构成2T1C单元，能够不使存储单元的面积增加而增大单元电容。
图22中，TN1的源，通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a、通孔V3b、布线M4b，与电容器C1的上部电极P1连接，另外，该上部电极P1通过布线M4a和通孔V3a，与电容器C0的上部电极P0连接，形成累积节点SN1。另一方面，TN2的源，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接，另外，下部电极M3b通过通孔V3c，与电容器C1的下部电极即布线M4c连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
图23A和B是示出为了容易明白图22的布局结构而每分几个层示出的图。图23A示出了从通孔V2的层到上部电极P0的层，图23B中示出了从通孔V3的层到上部电极P1的主要层。再有，比通孔V2往下的主要层，与上述实施例即图6A、B的布局和连接关系相同，在此省略附图和其说明。
在本实施例中，如图23A所示，形成的布线M2c，通过通孔V2a，与布线M3a连接。同样地，形成的布线M2d，通过通孔V2b，与电容器C0的下部电极即布线M3b连接。下面，如图23B所示，图23A中示出的布线M3a，通过通孔V3b和布线M4b，与电容器C1的上部电极P1连接。另外，上部电极P1通过布线M4a和通孔V3a，与图23A中示出的电容器C0的上部电极P0连接。此外，图23A中示出的下部电极即布线M3b，通过通孔V3c，与电容器C1的下部电极即布线M4c连接。这样地，在本实施例中，并联两个电容器C0和C1，构成2T1C单元。因此，在小的存储单元面积中也能够充分地确保低电压工作中所需的单元电容。
接着，为了进一步容易明白上述说明的连接关系，图24和图25中示出了图22和图23中的存储单元的剖面结构。图24示出了从图22中的a-a’、b-b’、c-c’的各方向的剖面结构。此外，图25示出了来自图22中的d-d’、e-e’的各方向的剖面结构。图24A示出剖面a-a’，可知，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。此外，TN1的源侧通过通孔V0a，与布线M1a连接。另外，形成的电容器C0的上部电极P0，通过通孔V3a和布线M4a，与电容器C1的上部电极P1连接。下面，图24B示出剖面b-b’，示出了从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a、布线M3a、通孔V3b、布线M4b，与电容器C1的上部电极P1连接。另一方面，示出了从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接。下面，图24C示出剖面c-c’，可知，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。此外，TN2的源侧通过通孔V0d，与布线M1d连接。另外，形成在位线上的电容器C0的下部电极M3b，通过通孔V3c，与电容器C1的下部电极即布线M4c连接。下面，图25A示出剖面d-d’，TN1的源，通过从通孔V0a引出的布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a、通孔V3b、布线M4b，与电容器C1的上部电极P1连接，另外，上部电极P1通过布线M4a和通孔V3a，与电容器C0的上部电极P0连接。此外，TN2的漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。另外，电容器C0的下部电极M3b，通过通孔V3c，与电容器C1的下部电极M4c连接。最后，图25B示出剖面e-e’，TN2的源，通过从通孔V0d引出的布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接。此外，TN1的漏侧通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。
以上，从图22至图25的说明可知，本实施例的存储单元在布线层M3和通孔V3的层上形成电容器C0，在布线层M4和通孔V4的层上形成电容器C1，将两个电容器并联。这样，即使在通过微细化而存储单元的电容器面积变小的情况下，也能够充分地确保低电压工作中所需的单元电容。另外，由于在TN1和TN2的上部多重化配置两个电容器，因此，能够实现使用两个电容器且高集成的存储器。再有，在本实施例的存储单元中，将布线层利用于电容器的电极中等的特征，与图5至图17中说明的实施例基本相同，因此，不用说，能够得到与图5至图17的实施例同等的效果。此外，本实施例的存储单元的布局方法和电容器形成方法等，可以与上述的实施例同样地进行各种各样的变更。另外，如本实施例所述地，当然也可以不是两个电容器，而是并联三个电容器，该情况下，能确保大的单元电容。
在图22至图25中，示出了使用多重化后的电容器形成2T1C单元的例子，但在使用了图26至图28中示出的2T2C单元的情况中，也能够适于相同的方法。
图26和图27是示出2T2C单元的布局的剖面图，图28是示出形成方法的剖面图。在这些附图中，在利用布线层M3和通孔V3的层而形成的电容器C0的上部，用布线层M4和通孔V4的层，形成另一个电容器C1。通过用这两个电容器来构成2T2C单元，能够不使存储单元的面积增加而充分确保低电压工作中所需的单元电容。
图26中，TN1的源，通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接，形成累积节点SN1。另一方面，TN2的源，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b、布线M3b、通孔V3a，与电容器C1的下部电极即布线M4a连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
图27A和B是示出为了容易明白图26的布局结构而每分几个层示出的图。图27A中示出了从通孔V2的层到上部电极P0的层，图27B中示出了从通孔V3的层到上部电极P1的主要层。再有，比通孔V2往下的主要层，与上述实施例即图6A、B的布局和连接关系相同，在此省略附图和其说明。
在本实施例中，如图27A所示，形成的布线M2c，通过通孔V2a，与电容器C0的下部电极即布线M3a连接。同样地，形成的布线M2d，通过通孔V2b，与布线M3b连接。下面，如图27B所示，图27A中示出的布线M3b，通过通孔V3a，与电容器C1的下部电极即布线M4a连接。这样地，在本实施例中，多重化配置两个电容器C0和C1。从而，由于各个电容器能占有由TN1和TN2构成的存储单元区域，故能足够大地确保电容器的有效面积。
接着，为了进一步容易明白上述说明的连接关系，图28中示出了图26和图27中的存储单元的剖面结构。图28示出了从图26中的a-a’、b-b’、c-c’、d-d’的各方向的剖面结构。图28A示出剖面a-a’，可知，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。此外，TN1的源侧通过通孔V0a，与布线M1a连接。另外可知，在位线上形成着电容器C0和电容器C1。下面，图28B示出剖面b-b’，示出了从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。另一方面，示出了从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b、布线M3b、通孔V3a，与电容器C1的下部电极即布线M4a连接。下面，图28C示出剖面c-c’，可知，TN1的源，通过从通孔V0a引出的布线M1a、通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。此外，TN2的漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。最后，图28D示出剖面d-d’，TN2的源，通过从通孔V0d引出的布线M1d、通孔V1d、布线M2d、通孔V2b、布线M3b、通孔V3a，与电容器C1的下部电极即布线M4a连接。此外，TN1的漏侧通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。
以上，从图26至图28的说明可知，本实施例的存储单元在布线层M3和通孔V3的层上形成电容器C0，在布线层M4和通孔V4的层上形成电容器C1。这样，即使是小的存储单元区域，也能够充分地确保单元电容，能够实现可低电压工作的存储器。此外，由于将两个电容器多重化配置在存储单元上部，因此，能够实现使用两个电容器且高集成的存储器。再有，在本实施例的存储单元中，将布线层利用于电容器的电极中等的特征，与图5至图17的实施例基本相同，因此，不用说，能够得到与图5至图17的实施例同等的效果。此外，本实施例的存储单元的布局方法和电容器形成方法等，可以与上述的实施例同样地进行各种各样的变更。
在图22至图28的实施例中，示出了在一个存储单元的上部多重化配置两个电容器，形成2T1C单元或2T2C单元的例子，但作为电容器的多重化方法，也可以使用图29至图33中示出的结构来实现存储单元。
图29、图30和图31是示出2T1C单元的布局的剖面图，图32和图33是示出形成方法的剖面图。在这些附图中，在利用布线层M3和通孔V3的层而形成的电容器C0的上部，用布线层M4和通孔V4的层，形成另一个电容器C1。另外，在邻接的两个存储单元MC0和MC1上部的区域中，配置两个电容器。这样地，若使用两个单元的区域来形成多重化后的电容器，就能够不使存储单元的面积增加而充分地确保低电压工作中所需的单元电容。
图29中示出了由TN1、TN2和电容器C0构成的存储单元MC0，和由TN3、TN4和电容器C1构成的存储单元MC1。再有，存储单元MC0的累积节点记作SN1、SN2，存储单元MC1的累积节点同样地记作SN3、SN4。
在存储单元MC0中，TN1的源，通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a，与电容器C0的上部电极P0连接，形成累积节点SN1。另一方面，TN2的源，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
同样地，在存储单元MC1中，TN3的源，通过通孔V0e、布线M1e、通孔V1g、布线M2e、通孔V2c、布线M3c、通孔V3a，与电容器C1的下部电极即布线M4a连接，形成累积节点SN3。另一方面，TN4的源，通过通孔V0h、布线M1h、通孔V1h、布线M2f、通孔V2d、布线M3d、通孔V3b、布线M4b，与电容器C1的上部电极P1连接，形成累积节点SN4。此外，TN3的漏通过通孔V0f、布线M1f、通孔V1e，与位线BL即布线M2a连接，TN4的漏通过通孔V0g、布线M1g、通孔V1f，与位线/BL即布线M2b连接。
图30和图31是示出为了容易明白图29的布局结构而每分几个层示出的图。图30A中示出了到通孔V0的主要层，图30B中示出了从布线层M1到布线层M2的主要层，图31A示出了从通孔V2的层到上部电极P0的层，图31B示出了比通孔V3的层往上部的主要层。再有，比通孔V2往下的主要层，与上述实施例即图6A、B的布局和连接关系相同，在此省略图30的说明。
下面，如图31A所示，图30B中示出的布线M2c，通过通孔V2a和布线M3a，与电容器C0的上部电极P0连接。此外，布线M2d通过通孔V2b，与电容器C0的下部电极即布线M3b连接。另一方面，布线M2e通过通孔V2c、布线M3c、通孔V3a，与电容器C1的下部电极即布线M4a连接。此外，布线M2f通过通孔V2d、布线M3d、通孔V3b、布线M4b，与电容器C1的上部电极P1连接。这样地，在本结构中，多重化配置两个电容器C0和C1。另外，由于能用各自的电容器占有两个邻接的存储单元MC0和MC1的区域，因此，能足够大地确保电容器的有效面积。
接着，为了进一步容易明白上述说明的连接关系，图32和图33中示出了图30和图31中的存储单元的剖面结构。图32示出了从图29中的a-a’、b-b’的各方向的剖面结构。此外，图33示出了从图29中的c-c’、d-d’、e-e’、f-f’的各方向的剖面结构。
图32A示出剖面a-a’，可知，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。同样地，TN3的漏通过通孔V0f、布线M1f、通孔V1e，与位线BL即布线M2a连接。此外，在位线上，在相互不同的层上形成着电容器C0和电容器C1。下面，图32B示出了剖面b-b’，从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a、布线M3a，与电容器C0的上部电极P0连接。另一方面，从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接。
同样地，从TN3的源侧引出的布线M1e，通过通孔V1g、布线M2e、通孔V2c、布线M3c、通孔V3a，与电容器C1的下部电极即布线M4a连接。另一方面，从TN4的源侧引出的布线M1h，通过通孔V1h、布线M2f、通孔V2d、布线M3d、通孔V3b、布线M4b，与电容器C1的上部电极P1连接。下面，图33A示出剖面c-c’，TN1的源，通过从通孔V0a引出的布线M1a、通孔V1c、布线M2c、通孔V2a、布线M3a，与电容器C0的上部电极P0连接。此外，TN2的漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。下面，图33B示出剖面d-d’，TN2的源，通过从通孔V0d引出的布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C0的下部电极即布线M3b连接。此外，TN1的漏侧通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。
下面，图33C示出剖面e-e’，TN3的源，通过从通孔V0e引出的布线M1e、通孔V1g、布线M2e、通孔V2c、布线M3c、通孔V3a，与电容器C1的下部电极即布线M4a连接。此外，TN4的漏侧通过通孔V0g、布线M1g、通孔V1f，与位线/BL即布线M2b连接。最后，图33D示出剖面f-f’，TN4的源，通过从通孔V0h引出的布线M1h、通孔V1h、布线M2f、通孔V2d、布线M3d、通孔V3b、布线M4b，与电容器C1的上部电极P1连接。此外，TN3的漏侧通过通孔V0f、布线M1f、通孔V1e，与位线BL即布线M2a连接。
以上，从图30至图33的说明可知，在本实施例中，在存储单元MC0中，利用布线层M3和通孔V3的层来形成电容器C0。这时，也利用邻接的存储单元MC1的上部，足够大地取电容器C0的有效面积。同样地，存储单元MC1利用布线层M4和通孔V4的层来形成电容器C1，利用邻接的存储单元MC0的上部，足够大地取电容器C1的有效面积。通过这样做，能够确保更大的单元电容，能够实现低电压工作。此外，通过利用两个存储单元的区域，多重化电容器C0和电容器C1，能够不使存储单元的面积增加而实现高集成的存储器。再有，在本实施例中，示出了利用位线方向上邻接的存储单元的区域来形成电容器的例子，但当然，本发明不限定于此。例如，也可以利用字线方向上邻接的存储单元的区域，形成两个电容器。另外，也可以将本例与图22中示出的例子组合，能够确保比该情况大的单元电容。这样地，本发明的存储单元的布局方法和电容器形成方法等，可以与上述的实施例同样地，在不脱离其主旨的范围内做各种各样的变更。
在图30至图33中，示出了利用邻接的两个存储单元的区域多重化电容器，形成了2T1C单元的结构，但也可以适用于图34至图37中示出的使用了2T2C单元的情况。
图34和图35是示出2T2C单元的布局的剖面图，图36和图37是示出形成方法的剖面图。在这些附图中，利用布线层M3和通孔V3的层，形成电容器C0和C1，构成存储单元MC0。此外，利用布线层M4和通孔V4的层，用电容器C2和C3，构成存储单元MC1。另外，在邻接的两个存储单元MC0和MC1上部的区域中，配置四个电容器。这样地，若使用两个单元的区域来形成多重化后的电容器，就能够不使存储单元的面积增加而充分地确保低电压工作中所需的单元电容。
图34中示出了由TN1、TN2和电容器C0及电容器C1构成的存储单元MC0，和由TN3、TN4和电容器C2及电容器C3构成的存储单元MC1。再有，在存储单元MC0中，TN1的源，通过通孔V0a、布线M1a、通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接，形成累积节点SN1。另一方面，TN2的源，通过通孔V0d、布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C1的下部电极即布线M3b连接，形成累积节点SN2。此外，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接，TN2的漏通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。
同样地，在存储单元MC1中，TN3的源，通过通孔V0e、布线M1e、通孔V1g、布线M2e、通孔V2c、布线M3c、通孔V3a，与电容器C2的下部电极即布线M4a连接，形成累积节点SN3。另一方面，TN4的源，通过通孔V0h、布线M1h、通孔V1h、布线M2f、通孔V2d、布线M3d、通孔V3b，与电容器C3的下部电极即布线M4b连接，形成累积节点SN4。此外，TN3的漏通过通孔V0f、布线M1f、通孔V1e，与位线BL即布线M2a连接，TN4的漏通过通孔V0g、布线M1g、通孔V1f，与位线/BL即布线M2b连接。
图35是示出为了容易明白图34的布局结构而每分几个层示出的图。图35A中示出了从通孔V2到上部电极的主要层，图35B中示出了从通孔V3到上部电极P1的主要层。再有，布线层M2以下的主要层的布局与图30相同，在此省略。
在本结构中，如图35A所示，形成的布线M2c，通过通孔V2a，与电容器C0的下部电极即布线M3a连接。同样地，布线M2d通过通孔V2b，与电容器C1的下部电极即布线M3b连接。下面，布线M2e通过通孔V2c，与布线M3c连接。另外，布线M2f通过通孔V2d，与布线M3d连接。下面，如图35B所示，布线M3c通过通孔V3a，与电容器C2的下部电极即布线M4a连接。同样地，布线M3d通过通孔V3b，与电容器C3的下部电极即布线M4b连接。这样地，在本结构中，多重化配置电容器C0、C1和电容器C2、C3。另外，由于电容器C0、C1和电容器C2、C3各自能占有两个邻接的存储单元MC0和MC1的区域，因此，能足够大地确保电容器的有效面积。
接着，为了进一步容易明白上述说明的连接关系，图36和图37中示出了图34和图35中的存储单元的剖面结构。图36示出了从图34中的a-a’、b-b’的各方向的剖面结构。此外，图37示出了从图34中的c-c’、d-d’、e-e’、f-f’的各方向的剖面结构。
图36A示出剖面a-a’，TN1的漏通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。同样地，TN3的漏通过通孔V0f、布线M1f、通孔V1e，与位线BL即布线M2a连接。此外，在位线上，在相互不同的层上形成着电容器C0和电容器C2。下面，图36B示出了剖面b-b’，从TN1的源侧引出的布线M1a，通过通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。另一方面，从TN2的源侧引出的布线M1d，通过通孔V1d、布线M2d、通孔V2b，与电容器C1的下部电极即布线M3b连接。
同样地，从TN3的源侧引出的布线M1e，通过通孔V1g、布线M2e、通孔V2c、布线M3c、通孔V3a，与电容器C2的下部电极即布线M4a连接。另一方面，从TN4的源侧引出的布线M1h，通过通孔V1h、布线M2f、通孔V2d、布线M3d、通孔V3b，与电容器C3的下部电极即布线M4b连接。下面，图37A示出剖面c-c’，TN1的源，通过从通孔V0a引出的布线M1a、通孔V1c、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。此外，TN2的漏侧通过通孔V0c、布线M1c、通孔V1b，与位线/BL即布线M2b连接。下面，图37B示出剖面d-d’，TN2的源，通过从通孔V0d引出的布线M1d、通孔V1d、布线M2d、通孔V2b，与电容器C1的下部电极即布线M3b连接。此外，TN1的漏侧通过通孔V0b、布线M1b、通孔V1a，与位线BL即布线M2a连接。下面，图37C示出剖面e-e’，TN3的源，通过从通孔V0e引出的布线M1e、通孔V1g、布线M2e、通孔V2c、布线M3c、通孔V3a，与电容器C2的下部电极即布线M4a连接。此外，TN4的漏侧通过通孔V0g、布线M1g、通孔V1f，与位线/BL即布线M2b连接。最后，图37D示出剖面f-f’，TN4的源，通过从通孔V0h引出的布线M1h、通孔V1h、布线M2f、通孔V2d、布线M3d、通孔V3b，与电容器C3的下部电极即布线M4b连接。此外，TN3的漏侧通过通孔V0f、布线M1f、通孔V1e，与位线BL即布线M2a连接。
以上，从图34至图37的说明可知，在本实施例中，在存储单元MC0中，利用在布线层M3和通孔V3的层，形成电容器C0和C1。这时，也利用邻接的存储单元MC1的上部，足够大地取电容器C0和C1的有效面积。同样地，存储单元MC1利用布线层M4和通孔V4的层，形成电容器C2和C3，利用邻接的存储单元MC0的上部，足够大地取电容器C2和C3的有效面积。通过这样做，能够确保更大的单元电容，能够实现低电压工作。此外，通过利用两个存储单元的区域，多重化配置多个电容器，能够不使存储单元的面积增加而实现高集成的存储器。再有，当然，也可以如本实施例这样地，用位线方向上邻接的存储单元的区域来形成电容器，也可以利用字线方向上邻接的存储单元，多重化配置电容器。另外，也可以将本例与图26中示出的例子组合，能够确保比该情况大的单元电容。这样地，本发明的存储单元的布局方法和电容器形成方法等，可以与上述的实施例同样地，在不脱离其主旨的范围内做各种各样的变更。
(第五实施例)在上述实施例中，关于如图2所示地在同一层上形成MIM电容器的情况进行了说明，但有时根据用途，对电容器的要求规格有很大不同。例如，在存储单元中需要比较大的单位容量值，但另一方面，在模拟中，有时优先电压依存性小于容量值的情况。这样的情况如图38中说明的，也可以根据需要，改变MIM电容器的绝缘膜的膜厚。即，使利用于存储部MEM的电容器的绝缘膜变薄，较大地取单位容量值，在模拟部ANALOG中，以较低地抑制电压依存性为目的，最好增厚MIM电容器的膜厚。这时，若在同一层例如通孔V3的层上形成膜厚不同的绝缘膜，制造工艺就变得复杂，就有可靠性和成品率降低的情况。该情况下，最好如图38所示，在不同的层上形成膜厚不同的MIM电容器。若这样做，就可以不丢掉可靠性和成品率，而实现同一电极材料且结构不同的膜厚的MIM电容器。例如，作为存储器用的电容器，下部电极在布线层M3和通孔V3的层上形成膜厚薄的绝缘膜和上部电极，作为模拟用的电容器，也可以下部电极在布线层M5和通孔V5的层上形成膜厚厚的绝缘膜和上部电极。所述的在形成模拟用的电容器电极的布线层与半导体衬底表面之间，设置形成存储单元用的电容器电极的布线层，是因为，在模拟电路中，很多情况下要求减小电容器的对基板容量。再有，在图中，没有公开逻辑部，但逻辑电路内的布线至少使用模拟电路和存储单元内的形成了电容器下部电极的布线层。
(第六实施例)在到此的实施例中，关于用2T1C单元或2T2C单元实现存储器的情况进行了说明，但如前所述，根据本发明，在晶体管的上方配置MIM结构的电容器，另外，通过对扩散层和电容器的连接下功夫，就能够使用两个晶体管且减小单元面积。但是，根据应用，有时更多地要求芯片中搭载的存储器容量。在这样的情况下，对于1T1C单元，适于先前的实施例的结构，也能够实现更高集成的存储器。在该情况中，与到此为止所叙述的实施例相同，通过在电容器中利用了MIM结构后，作为单方的电极，使用逻辑部分的布线，由于对于逻辑工艺的额外的工艺减少，因此，能降低工艺成本。此外，由于也可以利用同样结构的电容器作为模拟电路，因此，也适于搭载模拟电路的情况。但是，如前所述，1T1C单元比2T单元信号量小。因此，就产生根据情况提高设定供给电压的需要。由于一提高电压，消耗功率就变得不利，因此，有时根据用途而不希望提高。在这样的情况下，如以下示出的实施例，通过组合2T单元和1T1C单元，就能够实现高集成且低消耗功率的存储器。
用图39至图41来说明具体的实施例。本实施例的要点在于，在由1T1C单元构成的存储器中，附加由2T1C单元或2T2C单元构成的小存储容量的存储器，作为高速缓冲存储器。在单一的半导体芯片上形成两种类型的存储器。这样，在实现集成度接近于1T1C单元的高集成性的同时，消耗功率实现了可以在更低电压下工作的2T单元的性能。
在图39中，高速缓冲动态随机存储器CDRAM(以下记作CDRAM)在高速缓冲存储器CACHE中使用2T单元，例如，使其在0.9V的低电压下工作。此外，在主存储器MAIN中利用1T1C单元。这时，若1T1C单元的电容器与2T单元相同，使用MIM电容器来实现，就如前所述，不导致成本上升而可以高度集成，但若单元面积上允许的话，想利用MOS电容器，可以利用所谓的平面型的1T1C单元，若工艺成本上允许的话，也可以利用立体单元。使主存储器MAIN在其工作所需的电压例如1.5V下工作。取决于用途，但一般的，在高速缓冲存储器中，能够用几十K字节的小的存储容量实现90％的命中率。因此，如本实施例所述，若低电压化高速缓冲存储器CACHE，就可以使存储器整体低消耗功率化。与一般的高速缓冲存储器同样地，在速度上，由于小容量的高速缓冲存储器的速度可控制，因此，在本实施例中，也能够期待速度的提高。另一方面，由于占容量大半的主存储器是由面积小的1T1C单元构成的，因此，能够缩小整体的面积。换言之，在相同的面积中，能够搭载大存储容量的存储器。这样地，根据本实施例，能够实现具有两方单元特征的存储器。
下面，关于CDRAM的制造方法，用图39中示出的实施例进行说明。高速缓冲存储器CACHE由标记存储器TAGMEM和数据存储器DATAMEM构成。标记存储器TAGMEM由存储上位地址ADD[16:10]的多个标记地址TAG、示出与存储着的标记地址TAG对应的数据是有效还是无效的多个有效位V、示出已重写了对应数据的多个无效位D构成。数据存储器DATAMEM具有多个与标记地址TAG相对应的块，各自的块具有多个行数据DATA3～DATA0。
从外部向CDRAM输入时钟CLK、外部地址EADDR[16:0]、外部数据EDATA[63:0]、地址选通信号ADS#、允许写入信号WE#。输入的外部地址EADDR[16:0]被输入到地址缓冲器ADD BUFF中。在此，中位地址ADD[9:2]是入口，高速缓冲存储器CACHE中，选择存取对象的高速缓冲线路。存储在选择后的高速缓冲线路的标记地址TAG中的地址，经由标记地址总线TADD，输入到比较器CMP中。比较器CMP将上位地址ADD[16:10]与标记地址TAG进行比较，在两地址相同时，激活命中信号HIT。若检测到有效位有效，高速缓冲控制器CACHECTL是高速缓冲命中，就激活高速缓冲存储器允许写入信号CWE，从数据存储器DATAMEM读期望的数据，该数据经由输入输出缓冲器I/OBUFF，传输到主数据请求中。写时，对数据存储器DATAMEM写外部输入数据。此外，高速缓冲存储器失误时，使命中信号HIT无效，利用地址解码器ADDDEC，激活存储器请求总线中的一条MRQ，读时，从主存储器MAIN读期望的数据，写时，向主存储器MAIN写期望的数据。
如上所述地控制CDRAM。再有，由于2T1C单元和2T2C单元是动态型的存储器，因此，高速缓冲存储器CACHE需要刷新工作。从而，利用高速缓冲存储器CACHE的刷新动作，延迟来自外部的存取，CDRAM的等待时间外观上变大，使用不方便。这时，可以预先较大地设定高速缓冲存储器CACHE的等待时间。此外，在高速缓冲存储器CACHE失误了的情况下，由于主存储器MAIN进行存取，因此，有时命中和失误中等待时间不同。该情况下当然也可以与上述同样地，无论命中失误，都控制CDRAM成一定的等待时间。
图40至图41示出了使用于图39的主存储器MAIN的存储单元MC的结构。存储单元是使用了MIM电容器的1T1C单元，图40A示出电路图，图40B、C、D、E是布局，图41是示出图40的1T1C单元的形成方法的剖面图。
在图40A中，1T1C单元由TN1和电容器C0构成，与子字线SWL、位线BL、/BL连接。此外，SN1是累积节点，VPLT是极板电极。再有，工作波形可以适用已知的VDD/2方式等的一般方法，在此省略详细的说明。
下面，对利用MIM电容器，用于高集成且低成本地实现图40A的存储单元的结构进行说明。在图40B中，TN1的源，通过通孔V0b、布线M1b、通孔V1b、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。此外，漏通过通孔V0a、布线M1a、通孔V1a，与位线BL即布线M2a连接。此外，用P0层形成相当于极板PLT的上部电极，作为共用电极。
图40C至E是示出为了容易明白图40B的布局结构而每分几个层示出的图。C中示出了通孔V0以下的主要层，D中示出了从布线层M1到布线层M2的主要层，E示出了从通孔V2往上的主要层。
如图40C所示，在TN1的漏侧形成通孔V0a，在源侧形成通孔V0b。此外，如图40D所示，在从通孔V0b上到位线BL、/BL的中间，形成布线M1b，通过通孔V1b，与布线M2c连接。另一方面，在漏侧的通孔V0a上形成布线M1a和通孔V1a，与位线BL即布线M2a连接。此外，布线M2b示出了位线/BL。另外，如图40C所示，形成的布线M2c，通过通孔V2a，与电容器C0的下部电极即布线M3a连接。这样地，在本实施例中，用MIM电容器构成1T1C单元。由于在位线和扩散层的上方形成电容器，因此，能够减小存储单元的面积。此外，由于电容器是平面结构，用布线层与另一方的电极连接，因此，能够降低工艺成本。此外，上部电极P0能够与其他存储单元共用，存储单元的结构变得简单，有易于制作的优点。
接着，为了进一步容易明白上述说明的连接关系，图41中示出了图40中的存储单元的剖面结构。图41示出了从图40B中的a-a’、b-b’、c-c’的各方向的剖面结构。
图41A示出剖面a-a’，从TN1的源侧引出的布线M1b，通过通孔V1b、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。图41B示出了剖面b-b’，TN1的漏通过通孔V0a、布线M1a、通孔V1a，与位线BL即布线M2a连接。最后，图41C示出了剖面c-c’，TN1的源，通过从通孔V0b引出的布线M1b、通孔V1b、布线M2c、通孔V2a，与电容器C0的下部电极即布线M3a连接。
以上，根据图39至图41的实施例，利用MIM电容器形成1T1C单元。通过将1T1C单元使用于主存储器MAIN，能高集成化CDRAM。另外，通过使用2T单元构成高速缓冲存储器CACHE，进行低电压工作，能实现CDRAM的低消耗功率化。即，利用组合1T单元和2T单元，能够实现具有低消耗功率且高集成的特征的存储器。
再有，在本实施例中，作为高速缓冲存储器CACHE的制造方法，说明了直接映象，但本发明不限定于此，可以在不脱离其主旨的范围内做各种各样的变更。例如，作为高速缓冲存储器CACHE的制造方法，也可以使用成组相联方式，也可以使用全相联方式。作为写入方式，也可以使用回写方式、直写方式、分配写方式、不分配写方式的任一种方式。作为高速缓冲存储器CACHE的数据置换，也可以使用一般的LRU(least recently used，“最近最少使用”算法)算法来实现。当然，高速缓冲存储器CACHE的容量和线路数、主存储器MAIN的容量，也可以做各种各样的变更。此外，如前所述，可以用与2T单元的电容器相同的层，来形成利用于1T1C单元的MIM电容器，此外，由于可以与2T单元的实施例同样地，通用模拟部ANALOG和逻辑部LOGIC的布线和电容器形成工序，因此，能够降低工艺成本。另外，来自电容器电极的触点的取出方式、多重化MIM电容器、改变绝缘膜的膜厚、在模拟部ANALOG和存储部MEM中在不同的层上形成MIM电容器等的变更，也可以与前述的实施例同样地进行。
以上，本发明的主要效果如下。第一，通过由布线层构成单方的电极，由MIM电容器形成存储单元，能够用低成本来实现利用了电容器的存储器。第二，通过用高电介质材料形成电容器，设为配置在位线上的COB结构，能够降低单元面积，实现高集成的存储器。第三，由于若利用2T1C或2T2C单元，就能够较大地确保读出信号量，因此，能够实现可低电压工作的存储器。第四，通过组合2T单元和1T单元进行利用，能够实现低消耗功率且高集成的存储器。第五，通过通用逻辑和模拟、存储器等中的MIM电容器形成的工艺，能够实现可靠性高且低成本的半导体集成电路。
本发明能够适用于信息处理装置，特别是以个人计算机装置为代表的计算机装置。该信息处理装置具有通用性，并且，可以组装成控制装置的一部分。
权利要求
1.一种半导体器件，具有逻辑电路和配置在多条字线与多条位线的交点上的多个DRAM存储单元，其特征在于，上述DRAM存储单元具有电容器和第一MISFET，上述电容器具有第一金属电极、形成在第一金属布线层上的第二金属电极、设置在上述第一和第二金属电极之间的第一电介质膜，上述逻辑电路使用形成在上述第一金属布线层上的布线。
2.如权利要求1所述的半导体器件，其特征在于，在上述第一金属电极与半导体衬底的表面之间形成上述第一金属布线层。
3.如权利要求1所述的半导体器件，其特征在于，上述DRAM存储单元还具有第二MISFET，上述第一MISFET和上述第二MISFET的栅极与上述多条字线中的第一字线连接，在上述多条位线内，上述第一MISFET源漏路径与第一位线连接，上述第二MISFET的源漏路径与第二位线连接，上述电容器连接在上述第一MISFET的源漏路径与上述第二MISFET的源漏路径之间。
4.如权利要求1所述的半导体器件，其特征在于，上述逻辑电路具有多个第一电路，所述第一电路连接了第一导电类型的第三MISFET与第二导电类型的第四MISFET的栅极彼此之间、漏彼此之间，上述第一电路的上述第三和第四MISFET的源漏区域被部分硅化。
5.如权利要求4所述的半导体器件，其特征在于，在硅化形成上述第三和第四MISFET的源漏区域的半导体区域的表面的工序中，用掩模覆盖了形成上述第一MISFET源漏区域的半导体区域。
6.如权利要求1所述的半导体器件，其特征在于，上述第一金属布线层包含铜。
7.如权利要求1所述的半导体器件，其特征在于，上述逻辑电路具有由CMOS电路构成的积和电路。
8.如权利要求1所述的半导体器件，其特征在于，上述逻辑电路具有中央运算处理装置。
9.如权利要求1所述的半导体器件，其特征在于，在形成于上述第一金属布线层与半导体衬底表面之间的金属布线层上，形成着上述多条位线。
10.如权利要求1所述的半导体器件，其特征在于，上述第一金属布线层使用形成在上述半导体器件上的多个金属布线层中的、距半导体衬底表面第三层或第三层以上的金属布线层。
11.如权利要求10所述的半导体器件，其特征在于，还具备包含电容器的模拟电路，用使用了逻辑电路内的布线的第二金属布线层内的布线，形成上述模拟电路内的形成上述电容器的金属电极，在上述第二金属布线层与半导体衬底表面之间，形成着上述第一金属布线层。
12.如权利要求1所述的半导体器件，其特征在于，还具有模拟电路，所述模拟电路具有电容器，所述电容器具有第三金属电极、第四金属电极、上述第三和第四金属电极之间的第二电介质膜，在与上述DRAM存储单元内的上述第一电介质膜相同的层上，形成上述模拟电路内的上述第二电介质膜，在上述第一金属布线层上，形成上述模拟电路内的上述第三金属电极。
13.一种半导体器件，其特征在于，具有多条字线；多条位线对；多个第一存储单元，各第一存储单元具有第一MISFET，栅极与上述多条字线分别连接，源漏路径分别连接了上述多条位线对中的一条位线；第二MISFET，栅极与上述多条字线分别连接，源漏路径连接了上述多条位线对中的另一条位线；电容器，连接在上述第一MISFET的源漏路径与第二MISFET的源漏路径之间；逻辑电路，在1V或1V以下驱动上述位线对间的电位差，供给到上述逻辑电路中的工作电位，与供给到上述位线对中的最大电位相等。
14.如权利要求13所述的半导体器件，其特征在于，还具有预充电上述位线对的预充电电路；连接在上述位线对间的CMOS型读出放大器，上述位线对放大后的上述位线对间的电位差，是第一电位与低于上述第一电位的第二电位的差，上述预充电电路使上述位线对成为上述第一电位或上述第二电位。
15.一种半导体器件，其特征在于，具有第一MISFET，具有第一和第二半导体区域、第一栅极绝缘膜、第一栅电极；第二MISFET，具有第三和第四半导体区域、第二栅极绝缘膜、第二栅电极；第一位线，与上述第一半导体区域连接，在第一方向上延伸；第二位线，与上述第三半导体区域连接，在上述第一方向上延伸；第一电极，与上述第二半导体区域连接；第二电极，与上述第四半导体区域连接；以及多个存储单元，具有设置在上述第一电极与上述第二电极之间的第一电介质膜，由在第二方向上延伸的栅极层连接第一栅电极与第二栅电极，上述栅极层配置在上述第一半导体区域与上述第三半导体区域之间，上述第一位线与上述第二位线间的间隔，小于上述第一半导体区域与第四半导体区域的最短距离和上述第一与第四半导体区域在第二方向上的长度之和。
16.如权利要求15所述的半导体器件，其特征在于，上述第一电极和第二电极形成在比形成了上述第一和第二位线的金属布线层更上层的金属布线层上。
17.如权利要求16所述的半导体器件，其特征在于，还具有第三电极和第二电介质膜，在上述第三电极与上述第一电极之间，设置着上述第一电介质膜，在上述第三电极与上述第二电极之间，设置着上述第二电介质膜。
18.如权利要求16所述的半导体器件，其特征在于，上述第一电介质膜横跨邻接的存储单元的栅极层的上层。
19.一种半导体器件，其特征在于，具有第一MISFET，具有第一和第二半导体区域、第一栅极绝缘膜、第一栅电极；第二MISFET，具有第三和第四半导体区域、第二栅极绝缘膜、第二栅电极；第一位线，与上述第一半导体区域连接，在第一方向上延伸；第二位线，与上述第三半导体区域建接，在上述第一方向上延伸；第一金属电极，由第一触点与上述第二半导体区域连接；第二金属电极，由第二触点与上述第四半导体区域连接；电介质膜，夹在上述第一金属电极与上述第二金属电极之间，由在第二方向上延伸的栅极层连接第一栅电极和第二栅电极，在上述第一与第四半导体区域之间的元件隔离区域之上，形成着上述第一触点和上述第二触点。
20.一种半导体器件，其特征在于，具有第一存储单元，由下述部分构成第一MISFET，栅极与第一字线连接，源漏路径与第一位线连接；第二MISFET，栅极与上述第一字线连接，源漏路径与第二位线连接；电荷累积装置，连接在上述第一MISFET的源漏路径与第二MISFET的源漏路径之间；第二存储单元，由第三MISFET和电容器构成，所述第三MISFET的栅极与第二字线连接，源漏路径与第三位线连接，所述电容器与上述第三MISFET的源漏路径连接。
21.如权利要求20所述的半导体器件，其特征在于，由多个上述第一存储单元构成的第一存储器的存储容量，小于由多个上述第二存储单元构成的第二存储器的存储容量。
22.如权利要求20所述的半导体装置，其特征在于，供给到由多个上述第一存储单元构成的高速缓冲存储器中的工作电压，小于供给到由多个上述第二存储单元构成的主存储器中的工作电压。
全文摘要
通过使用将逻辑电路(LOGIC)内的金属布线和相同层(M3)的金属布线作为电极来利用的MIM电容器，形成DRAM的存储单元电容C3，能够降低工艺成本。通过使用高电介质材料形成电容器，配置在比形成了位线(BL)的布线层更上层上，能够实现高集成化。此外，通过使用2T单元，即使在低电压中工作，也能确保充足的信号量。通过通用模拟(ANALOG)和存储器(MEM)中的形成电容器的工艺，能够用低成本来实现在一个芯片上搭载了逻辑、模拟、存储器的半导体集成电路。
文档编号H01L27/105GK1633712SQ0182359
公开日2005年6月29日 申请日期2001年12月14日 优先权日2001年12月14日
发明者秋山悟, 渡部隆夫, 松井裕一, 平谷正彦 申请人:株式会社日立制作所