非易失性半导体存储器及其操作方法

专利名称：非易失性半导体存储器及其操作方法
技术领域：
本发明涉及半导体器件，特别涉及非易失性半导体存储器及其操作方法。
背景技术：
可电读/写数字数据的半导体存储器分成EEPROM和快速存储器(下文称之为闪存)，其中，EEPROM可用存储单元编程和擦除数据，闪存闪存可以只用一块单元擦除几十和几百个字节数据和用字节单元记录的数据。
常规的EEPROM广泛用于通过使用小数据单元来重写数据。然而，常规的EEPROM单元包括一对晶体管。因此它占据较大的面积。结果，常规的EEPROM难以实现大的容量。此外，它的制造成本高。
只包括一个晶体管的常规闪存的存储单元能增大擦除单元的尺寸而不是减小存储单元尺寸。因而，常规的闪存在获得所需的操作特性和器件的可靠性方面存在一些困难，当减小设计标准尺寸时，这些问题会变得更严重，因而阻碍或限制了存储单元尺寸的减小。
这种非易失性半导体存储器可以采用各种用于制造单个存储器的工艺来制造。为了按SoC(片上系统)构建各种功能块，其中将形成系统的各种功能块集成在一个芯片上，应通过相同的制造工艺形成EEPROM和闪存。此外，应减小其每个单元的尺寸。而且它们应在低供电电压下操作。
以下参见


按照现有技术的非易失性半导体存储器。
图1A是按照现有技术的单个晶体管型闪存单元的剖视图，图1B是图1A所示的单个晶体管型闪存的布图参见图1A，存储单元包括在p-型半导体衬底1的表面中形成的源区2和漏区3。源区2和漏区3之间将形成沟道区。栅氧化层4、浮栅5、和控制栅7叠置在衬底1的沟道区上。在浮栅5与控制栅7之间形成共聚氧化物(IPO)层6。
浮栅5中存储电荷，而控制栅7在浮栅5上感应一电压。
浮栅5和控制栅7形成叠置结构，如图1A所示。在半导体衬底1中形成的源区2和漏区3以与叠置栅的两个横边平行，由此形成单个晶体管的单元块。在该类型的存储单元中，通常使用沟道热载流子注入来进行单元编程。
更具体地说，漏区3加5V的电压进行单元编程。源区2接地(0V)。控制栅7加8V的电压。因此，热沟道电子注入浮栅5。
在单元块上进行擦除时，将0V或负的高电压加到控制栅7，而正的高电压加到源区2或半导体衬底1。由此，沿源区2或半导体衬底1的方向产生电荷隧道效应。
图1B显示出具有图1A所示的叠置结构的闪存的布图。
参见图1B，用场绝缘区10将多个存储单元11相互分开。各个存储单元的每个控制栅15连接到相应的字线12。多根字线12相互分开。沿垂直于字线12的方向形成位线13，各个存储单元的每个漏区17通过位线接点14连接到位线13。
尽管单晶体管叠置型存储单元的尺寸减小了，但是它具有以下的严重缺陷。
在每个非易失性半导体存储器中擦除数据时，在擦除过程中常常会出现过度擦除现象，存储单元的阈值电压降低到0V以下。具有单晶体管叠置型存储单元的非易失性半导体存储器上，如果在所选择的位线中有至少一个存储单元过度擦除，就不能读同一位线中的多个存储单元的状态。
通常，制造工艺的不一致性和加到浮栅周围的介质层上的工艺导致的应力都会引起过度擦除。用设计技术可以解决这种过度擦除问题。但是，这会使电路结构变得复杂。
因而，无论如何都要消除单晶体管叠置型存储单元中的过度擦除问题。
此外，不允许在单晶体管叠置型存储单元中有过度擦除，而且用块单元进行超过几万字节的擦除，由此加宽擦除过的块的阈值电压分布。因而，使可允许的阈值电压的实际范围变得更窄。
非易失性半导体存储器存储单元中的电荷状态(即，阈值电压)对应存储单元的逻辑状态。单晶体管叠置型存储单元的可允许的阈值电压范围是1V到5V之间。
当向控制栅加3.3V的读电压时，在阈值电压是1V的低电平的情况下，有与3.3V与1.0V的电压差成正比的单元电流流过。在用5V电压程控的存储单元中，由于存储单元的沟道封闭造成电流流动中断。
因此，通过在分别对应于“1”和“0”两个电平的通、断的条件下，读取电流条件在每个存储单元中存储1位的数字数据。
同时，存储器的数据读取速度与读取时的存储单元电流成正比。因此，存储单元电流大时读取速度就快，而存储单元电流小时读取速度就慢。因此，阈值电压的低电平越低、存储单元电流越大，读取速度越快。
按照现有技术的单晶体管叠置型存储单元在低电平的条件下具有超过0V的较高阈值电压。因此，它具有小的存储单元电流，因而，如果不将加到控制栅上的读电压增大到超过电源电压电平，就不能提高读取速度。如果每个存储器的阈值电压定义为高于四个电平，那么，每个存储单元就能够存储两位以上的逻辑数据(多位存储器)。当用多个电平进行编程时，就要用可允许的阈值电压1V到5V之间的四个或四个以上的阈值电压电平进行程控和读取。
这种情况下，多个阈值电压电平之间的间隔就会变得更窄，读取速度就会变得更慢，存储单元易于受到各种噪声的影响。因此，阈值电压之间的间隔不能再减小。整个可允许的阈值电压范围的宽间隔易于实现多位存储和提高存储器的速度。
但是，不幸的是具有更窄范围的可允许阈值电压的单晶体管叠置型存储单元不能用高速度和低电压进行读取操作。因此，难以实现高速多位存储。
此外，单个晶体管叠置型存储单元按照0.18μm以下的设计标准尺寸来减小尺寸极其困难，从而造成存储单元特性和可靠性方面的问题或缺陷。
对应于一个用上述的存储单元构成的存储器矩阵中的存储单元的浮栅存储晶体管的漏极直接连接到位线，而它的源极端连接到公用地线。
这种存储器矩阵中，由于漏电压耦合到浮栅而引起漏极击穿、雪崩或高漏电流。因此，在编程过程中，在所选择的位线上由未被选择的存储单元产生过电流。这种效果会随着沟道长度变短而增大，因而就难以减小存储单元的尺寸。
这种存储器矩阵中，会出现例如在所选择的位线上由未被选择的存储单元引起的热电子注入、和由于电场应力所引起的存储的电荷泄漏的问题。在阈值电压的多个电平之间具有窄间隔的多位存储单元中，这些问题会变得更严重。
在存储晶体管的漏极边上进行形成接点和金属线的工艺，由此，在处理过程中除去存储单元的浮栅附近的氧化层。
由于存在上述的全部问题或缺陷，只要闪存单元包括单个晶体管，就难以按照工艺小型化来减小存储单元的尺寸。
令人遗憾的是，单晶体管叠置型存储单元不适合用于带有逻辑处理的系统芯片，以及不适合于用深-亚微米处理技术的独立非易失性存储器。
通常，图1A和1B所示的具有对于控制栅的低耦合比的叠置型存储单元在低电压操作中存在缺陷。非易失性存储单元的增大的耦合比绝对需要用例如便携式装置的低电压驱动的系统来进行有效地复制。
通过加串联连接的浮栅晶体管(I)和选择晶体管(II)作为两个-晶体管EEPROM存储单元，可以克服单晶体管叠置型存储单元中存在的问题或缺陷，如图2A所示。
图2A是按照现有技术的两个-晶体管EEPROM存储单元的剖视图，图2B显示出图2A所示的两个-晶体管EEPROM存储单元的布图。图2C和2D显示出按照现有技术的两个-晶体管EEPROM存储单元的电路图。
参见图2A，两个-晶体管EEPROM存储单元包括在p-型半导体衬底21的表面中形成的源区22和漏区23。源区22和漏区23之间的部分变成沟道区。沟道区上形成栅氧化层24和浮栅25。控制栅27包围浮栅25。
浮栅25与控制栅27之间形成介质(共聚氧化物IPO)层26。
浮栅25存储电荷，控制栅27在浮栅25上感应一电压。
选择晶体管(II)用浮栅晶体管(I)的漏区23作为它的源区。选择晶体管具有另一漏区23a，该另一漏区23a离开位于其间的另一沟道区、并形成在浮栅晶体管(I)的一边。
在选择晶体管(II)的沟道区上，另一氧化层24a的厚度与浮栅氧化层24的栅氧化层厚度相等或不同。在氧化层24a上形成选择晶体管(II)的栅28。
上述的存储单元的布图显示在图2B中。
按照现有技术的EEPROM中，用边界‘B’用下述的光刻和蚀刻方法将在同一有源区上的相邻的存储单元的控制栅相互隔开。
如本行业公知的，电路线宽的最小尺寸受到光刻的分辨率的限制。
图2A和2B所示的EEPROM具有浮栅和用光刻方法在浮栅上确定的控制栅。要求边界‘A’等于浮栅侧边的工艺容差。因而，图A和2B所示的按照现有技术的EEPROM中的存储单元尺寸以及边界‘A’和‘B’均不可避免地增大。
此外，按照现有技术的EEPROM中，大于15V的高电压加到存储单元的源极或漏极接点。因此，它具有各个端的大尺寸p-n结，从而增大了存储单元的尺寸。
按照现有技术的EEPROM矩阵如图2C和2D所示。图2C中，选择晶体管的漏极连接到位线。图2D中，另一方面存储晶体管(浮栅晶体管)的漏极连接到位线。
在这些矩阵结构中，各个控制栅线在每一行中隔开，在每一行中的每个存储单元的控制栅连接到对应行的控制栅线。
因此，由每一行中的隔开的多根控制栅线构成的矩阵在解码各个线中要求复杂的电路技术。

发明内容
本发明涉及非易失性半导体存储器及其操作方法，本发明基本上克服了由于现有技术的限制和存在的缺陷而造成的一个或多个问题。
本发明的另一个目的是，提供非易失性半导体存储器及其操作方法，以保持稳定的操作和高可靠性。
本发明的另一个目的是，提供非易失性半导体存储器及其操作方法，其能实现小的存储单元尺寸和按照在光刻技术中降低尺度，减小存储单元的尺寸。
本发明的另一个目的是，提供非易失性半导体存储器及其操作方法，以实现高速多位操作。
本发明的其他特征和优点将说明如下，一部分的特征和优点将从说明书中了解到，或者，通过实践本发明而学习到。通过所撰写的本发明的说明书、权利要求书以及附图中指出的具体结构可以达到本发明的目的和其他优点。
为了达到按本发明的这些优点和其他优点，作为举例性的和广义的描述，本发明的非易失性半导体存储器包括具有有源区和场区的半导体衬底；至少两个非易失性存储晶体管，每个非易失性存储晶体管具有在有源区中的存储器和在存储器中的控制栅，其中，将每个控制栅置于单个控制板中；和至少两个选择晶体管，每个选择晶体管对应每个非易失性存储晶体管，其中，每个选择晶体管连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管。
因此，通过将至少两个相邻存储单元的多个控制栅置于两个晶体管结构的单体中，本发明大大减小了存储单元的尺寸，和简化了它的制造工艺。
本发明具有许多优点，例如，操作稳定，两个晶体管结构的器件依赖性以及在低电压的高速多位非易失性半导体存储器的可行性等。
本发明中，每个非易失性半导体存储单元包括至少一个选择晶体管。
由于单个晶体管单元中的控制栅用作选择晶体管选择存储单元，所以，不能用单个晶体管单元实现控制板。也就是说，如果控制栅连接两个相邻的存储单元，那么，矩阵中的相邻的的根字线会相互短路。因此，不能独立选择多根字线中的一根字线。
按本发明，选择栅与控制板隔开。因此，两个相邻单元的控制栅通过一个物体相互连接。也就是说，即使多个存储单元的非易失性存储晶体管位于至少两行(两根字线)和同一位线上，由各个对应的选择晶体管控制的各个存储单元的选择性也不会受干扰。
因此，按本发明的非易失性存储单元，对应每个存储单元中的非易失性存储晶体管的至少一个选择晶体管串联连接到非易失性存储晶体管的一端或两端。而且，非易失性存储晶体管可以通过作为源极或漏极的结点与选择晶体管隔开。或者，非易失性存储晶体管和选择晶体管可以具有分裂栅(split-gated)的结构，其中，多个栅在一个连续的沟道上相互分开。而且，按照本发明的非易失性半导体存储器的控制板可以覆盖两个相邻的存储单元或包括至少两个相邻的存储单元的块单元。
按照本发明的另一技术方案，非易失性半导体存储器中包括至少两个非易失性存储晶体管和至少两个选择晶体管，每个非易失性存储晶体管包括在衬底中的源极、衬底中的漏极、在有源区上面的介质层上的存储器、和在存储器中的控制栅、包含在单体构建的控制板中的至少两个控制栅；每个选择晶体管包括衬底中的源极、衬底中的漏极、位于与存储器隔离的源区和漏区之间的介质层上的选择栅，其中，每个选择晶体管的源极是对应的非易失性存储晶体管的漏极，两个选择晶体管中的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管。非易失性半导体存储器的操作方法包括通过导通或断开各个选择晶体管来选择一个非易失性存储晶体管，和用从所选择的非易失性存储晶体管的沟道产生热电子的热载流子注入方法对所选择的非易失性存储晶体管进行编程。
优选的沟道热载流子注入方法包括第一方法，在所选择的非易失性存储晶体管的源极和衬底之间施加具有预定电平的反偏置电压；第二方法，从低电压逐渐增大所选择的非易失性存储晶体管的控制板的电压；第三方法，第一与第二方法的组合。
优选通过隧道效应，在对应非易失性存储晶体管的存储器和源极或衬底之间形成高电场，使存储的电荷放电，进行擦除操作。
优选导通所选择的存储单元的选择晶体管，并按照控制板要求的读取电流对其施加适当的正电压，进行读取操作。
应该了解，以上的一般描述和以下的详细描述都是的示例性的和说明性的描述，用以进一步说明要求保护的本发明。

从所包括的附图可以进一步了解本发明，包括在本申请中的附图构成本申请的一部分，附图中显示出本发明的实施例，附图和说明书一起用于说明本发明的原理。
附图中图1A是按照现有技术的单晶体管型闪存单元的剖视图；图1B是图1A所示单晶体管型闪存单元的布图；图2A是按照现有技术的双晶体管EEPROM单元的剖视图；图2B是图2A所示的双晶体管EEPROM单元的布图；图2C和图2D是图2A所示的双晶体管EEPROM的电路图；图3A和图3B是按照本发明第一实施例的非易失性半导体存储器的部件块和矩阵的示意图；图3C是描述按照本发明第一实施例的闪存模式的非易失性半导体存储器的操作条件列表；图3D是描述按照本发明第一实施例的EEPROM模式的非易失性半导体存储器的操作条件列表；
图4A显示出按照本发明第一实施例的非易失性半导体存储器的布图；图4B是按图4A中的A-A`线剖开的剖视图；图4C是按图4A中的B-B`线剖开的剖视图；图4D是按图4A中的A-A`线剖开的三-阱结构的剖视图；图5A和5B是显示按照本发明第一实施例的非易失性半导体存储器的制造的剖视图；图6A和图6B是显示按照本发明第二实施例的非易失性半导体存储器的单元块和矩阵结构的示意图；图6C是描述按照本发明第二实施例的闪存模式的非易失性半导体存储器的操作条件列表；图6D是描述按照本发明第二实施例的EEPROM模式的非易失性半导体存储器的操作条件列表；图7A和图7B是显示按照本发明第三实施例的非易失性半导体存储器的单元块和矩阵结构的示意图；图7C是描述按照本发明第三实施例的闪存模式的非易失性半导体存储器的操作条件列表；图7D显示出按照本发明第三实施例的非易失性半导体存储器的布图；图7E显示出图7D中位线接点区中控制板的结构；图7F是按照图7D中C-C`线剖开的剖视图；图8A和图8B是显示按照本发明第四实施例的非易失性半导体存储器的单元块和矩阵结构的示意图；图9A和图9B是显示按照本发明第五实施例的分裂-栅非易失性半导体存储器的单元块和矩阵结构的示意图；图9C是描述按照本发明第五实施例的按闪存模式的非易失性半导体存储器的操作条件列表；图9D显示出按照本发明第五实施例的非易失性半导体存储器的布图；图9E显示出图9D中控制板的结构；图9F到9H显示出沿图9D中的线D-D′、E-E′、和F-F′线剖开的剖视图；图10A和图10B是显示按照本发明第五实施例的非易失性半导体存储器的改进的剖视图；
图11A显示出覆盖四个或四个以上的存储单元的控制板单元的结构电路；图11B显示出覆盖四个或四个以上的存储单元的控制板单元的布图；图11C是按图11B中的G-G′线剖开的剖视图。
具体实施例方式
现在详细描述附图中显示的按照本发明的实施例。在全部附图中用相同的数字指示相同的或类似的部分。
图3A和图3B是按照本发明第一实施例的非易失性半导体存储器的单元块和矩阵的示意图。
参见图3A，非易失性半导体存储器包括两个相邻的非易失性存储器单元。每个单元32包括相互串联连接的选择晶体管31和非易失性存储器晶体管30，由此形成双晶体管结构。
第一实施例中的非易失性半导体存储器包括半导体衬底、隧道效应介质层、和一对非易失性存储器晶体管、一对选择晶体管。
半导体衬底包括在表面上的有源区和场区。隧道效应介质层形成在半导体衬底上。
每个非易失性半导体存储器晶体管包括在半导体衬底中的源区和漏区、在源区和漏区之间的隧道效应介质层上的非易失性存储器、和形成在非易失性存储器上的控制栅。
一对控制栅可以包含在沿源区的长度方向形成为一个单体的单个控制板中。位于控制板下面的两个非易失性存储器形成一个公用源极。
尽管本发明的第一实施例是具有两个单元的非易失性存储器，控制板对应至少两个控制栅，所以，非易失性存储器具有至少一个控制板。
每个选择晶体管包括形成在半导体衬底中的源区和漏区；和选择栅，该选择栅形成在具有与隧道效应介质层或者源区和漏区之间的隧道效应介质层不同厚度的介质层上，隧以便与非易失性存储器隔开。
每个选择晶体管的源区是对应的非易失性存储晶体管的漏极。每个选择晶体管连接到对应的非易失性存储晶体管，以进行选择对应的非易失性存储晶体管的操作。
每个选择晶体管的源区通过对应的非易失性存储晶体管的存储器栅和隧道介质层进行编程或擦除。
每个选择晶体管的源区可以包括第一源区和第二源区。第二源区与第一源区具有相同的杂质类型。然而，第二源区与第一源区具有不同的掺杂浓度。
第一源区通过对应的非易失性存储晶体管的存储器栅和隧道效应介质层进行编程。第二源区通过对应的非易失性存储晶体管的存储器栅和隧道效应介质层进行擦除。这在以下将会详细描述。
这种情况下，可以分别通过“热载流子注入”和“隧道效应”进行编程和擦除。
按本发明的第一实施例的详细说明如下。
各个非易失性存储单元中的每个选择晶体管31由用于选择或断开对应的非易失性存储晶体管30的选择栅36、源极端34、和漏极端35构成。
非易失性存储晶体管30由形成为单体并被相邻的单元共享的控制栅38、公用源极端33、和漏极端35构成。选择晶体管31的源极和对应非易失性存储晶体管30的漏极端变成一端。两个相邻的单元共享公用源极端。
如上述的，两个相邻的单元的非易失性存储晶体管30经控制板38相互连接。每个单元包括控制板38的对应的部分，控制板38的对应的部分下面的衬底中的沟道，在沟道两个侧边处的源区和漏区，和位于对应部分下面作为非易失性存储器以控制沟道区的导电率的浮栅37。
非易失性存储器可以是在其中存储电荷的浮栅。或者，它可以是存储电荷的不导电的介质材料。而且，非易失性存储器可以是在其中以电场形式存储数据的铁电材料。
用例如SONOS(硅-氧化物-氮化物-氧化物-硅)的介质材料形成非易失性存储器时，控制板形成在没有浮栅的介质材料上，也可以用与选择栅相同的导电材料(例如多晶硅)形成，因而可以用一种栅材料构成单元。
对应每个非易失性存储晶体管的一部分控制板可以部分覆盖沟道区。而且，非易失性存储器可以位于沟道的一部分、整个部分或边缘上。
控制板可以用相同的工艺形成为一个单体。或者，控制板通过不同的工艺分开构成，再经导电体连接。
上述的存储器和控制板可以用于按本发明的全部其他的实施例。
按照本发明的第一实施例，假设在p-型半导体衬底上形成NMOS晶体管。但是，也可以在n-型半导体衬底上形成PMOS晶体管单元，其可以通过使用与NMOS晶体管的极性相反的半导体材料很好地实现。
图3B显示出按本发明第一实施例的非易失性半导体存储器矩阵，其中，用图3A所示的非易失性存储器器件作为一个单元构成矩阵。
为了构成高集成的矩阵，在以图3A所示的电路作为一个单元的基础上，将非易失性存储器设置成矩阵形。因此，可以构成具有规定尺寸的非易失性存储器矩阵。
更具体地说，矩阵包括按列方向排列的多根位线，按行方向排列的多根字线，按行方向排列的多根源线，按行方向排列的多个控制板线，和形成在多根线之间的多个非易失性存储器单元。
按图3A所示结构的每个单元包括至少一个存储晶体管，它具有位于对应的沟道区上和共同连接到源线的非易失性存储器；至少一个选择晶体管，在栅和漏极分别连接到字线和位线处它串联连接到对应的存储晶体管；和至少一个控制板，它在存储晶体管的非易失性存储器的上部构成为一个单体，并连接到控制板线。
每个选择晶体管的源极作为对应的非易失性存储晶体管的漏极。每个选择晶体管连接到对应的非易失性存储晶体管。至少两个控制栅形成一个按有源区的长度方向构成为一个单体的一个控制板。至少两个源极形成一个公用源极。每个晶体管的源极用对应的非易失性存储晶体管的隧道效应介质层和非易失性存储器进行编程。每个选择晶体管的漏极连接到按列方向的对应的位线。每个单元的公用源极连接到按行方向的对应的源线。每个选择晶体管的选择栅连接到按行方向的对应的字线。被至少两个相邻单元共享的每个控制板连接到对应的控制板线。
控制板线或字线可以用相同的工艺和与控制板和选择栅相同的材料构成。
以闪存模式和EEPROM模式说明按本发明第一实施例的非易失性半导体存储器的编程、擦除、和读操作。
图3C是描述按照本发明第一实施例的闪存模块中的非易失性半导体存储器的操作条件的表。图3D是描述按照本发明第一实施例的EEPROM模块中的非易失性半导体存储器的操作条件的表。换句话说，图3C是描述对应的所选择的单元的操作条件的表。
操作条件与用电荷在浮栅或介质层的写和擦除数据状况密切相关。
图3A所示的选择的单元的编程操作用热电子注入机理，而擦除操作用隧道效应机理。
进行编程时，在输入电压Vcc与高电压电路升高的10V电压之间的电压加到所选择的单元的选择栅，用于启动电流流过非易失性存储晶体管。-7V到10V之间的电压也加到控制板。形成能够从非易失性半导体存储器的沟道区产生热电子的电场所需的电压加到源区和漏区之间的终端。
例如，Vcc可以是5V、3.3V、1.8V等。Vcc还可以再减小到1.8V以下。
用热载流子注入的常规编程方法中，编程的速度较高。但是，每个单元要消耗高于几百微安的太高的电流。
通常用功率系数差的升压电路提供这种编程电流。因此，难以构成电路块尺寸增大或输入电压太低的电流源电路。
这种编程方法用于按现有技术的两个晶体管型单元时，选择晶体管的宽度会大大的增大，或者，选择栅应加高电压，从而造成有超过几百微安的高电流通过。按现有技术的两个晶体管型单元采用尽管速度低但消耗较小电流的FN(Fouler-Nordheim)隧道效应，或者采用结点雪崩机理，而不是沟道热电子。
为了解决/克服这些问题，本发明将反向电压加到形成结点处的衬底与源极端之间，由此使编程效率比现有技术高几倍。而且还大大减小编程电流。
例如，衬底电压保持在0V，源极上加高于0V(在0到2V)并低于加到漏极上的电压的源电压。
在形成沟道处用p-型衬底形成三阱结构的情况下，-SV到0V之间的负电压加到N-型阱中的P-型阱(图4D所示)。1V到6V之间的电压加到漏极。0到2V之间的电压加到源极。
这种反向偏置作用使电流消耗减小，并提高了编程效率，这种物理现象是本行业公知的。
此外，利用控制板的电压逐渐和连续增大的方式进行编程，或者用两种方法结合进行编程，可以在低电流下实行高速沟道热载流子注入编程。
用控制板的电压逐渐增大的方式编程可以减小编程过程中单元的电流消耗。控制板的电压可以直线性增大也可以阶梯式增大。
这种电压斜线性增大方法是本行业公知的方法。
图3C中，控制板的电压可以用-7V到10V之间选择的电压值编程，或者，用从所选择的值连续升高到更高的电压值编程。
在单元矩阵中进行编程或读时，没有选择的单元的选择栅加0V电压或接地。
上述编程方法中，所选择的单元的选择晶体管和与所选择的单元共享字线而没有被选择的单元的选择晶体管都导通。因此，在所选择的源线上加源极偏置电压时，漏电流能流过没有被选择的单元。如果在共享所选择的源线而没有被选择的单元的源极和漏极之间加相同的电压，就可以消除该漏电流。将源电压加到所选择的单元来进行编程时，与所选择的源线交叉的每根字线应接收到与源电压相同的电压，从而可以防止漏电流。
而且，在编程过程中，用读出放大器可以监测用于将电压加到控制板的单元的沟道电流。因此，一旦监测电流达到参考电流则终止编程。这种情况下，通过使源区和漏区之间的电压差为‘0’来实现编程终止。此外，选择晶体管或存储晶体管可以截止。
或者，按需要采用隧道效应或结点雪崩机理来进行编程。
擦除操作中，给控制板加-13V到(-)5V之间的电压以在浮栅与源极之间加高电场，和给源极端加0V到8V之间的另一电压，或者给控制栅加0V电压，和只给源极端加高的正电压，由此通过源极端擦除由编程存储的电荷。
这种情况下，控制板加负电压时，选择栅浮动，或加0V电压，或加小的负电压。漏极端可以浮动，或接收0V电压，或接收任何合适的电压。
图3C所示的条件用于闪存模式。因此，在每个块单元进行擦除。
同时，在p-型衬底中形成N-型阱(深N阱)和在N-型阱中形成P-型阱，以使按本发明的存储器形成在P-型阱中时，给控制板加(-)13V到0V之间的电压，给作为图3C所示的三阱的P-型阱加Vcc到13V之间的另一个电压，可以通过/朝着P-型阱擦除浮栅(或非易失性存储器)的电荷。
这种情况下，当等于或大于P阱电压的电压(Vcc到13V)加到N阱时，按正方向导通的源极端和漏极端可以浮动，或接收与P阱相同的电压，由此防止P-型阱与N-型阱之间的导通状态。
所选择的单元的选择栅或所选择的擦除块的选择栅可以浮动，加0V电压，或加等于或小于P-型阱电压的电压，而没有选择的擦除块的选择栅也可以浮动，或加等于或小于P-型阱电压的电压。
按本发明的非易失性存储器形成在三阱上，擦除操作中的没有选择的单元的控制板可以浮动，或加0V电压。而且，给没有选择的单元加Vcc到13V之间的电压可以防止没有选择的单元中的电椅损失。
进行读操作时，按照单元设计的标准尺寸给所选择的单元加输入电压Vcc或升高到7V的升高电压，使选择晶体管导通。根据单根位线、多位或所要求的电流量给控制板加0V到7V之间的电压，给漏极加0.5-2V的电压，和根据操作条件给加0-1.5V的电压，经连接到位线的读出电路读出非易失性存储晶体管的电流电平。
这种读出操作也可以在三阱结构中进行。
图3D显示出用部件单元按EEPROM操作模式对图3A所示的单元进行擦除和编程的操作条件例。
两个晶体管单元的选择栅只启动要擦除或要编程的所选择的单元，由此构成EEPROM。
相反，在单个晶体管单元中不能实现这种EEPROM功能。另一方面，按照本发明的两个晶体管非易失性存储器单元在闪存和EEPROM模式中均起作用。
也就是说，在任何情况下可以在两个晶体管非易失性存储器单元中的各个单元部件上进行选择编程。但是，上文中所述的闪存可以用块单元擦除。
因此，图3D所示编程条件与图3C所示的闪存的编程条件一致。
进行擦除操作时，在-10V到-3V之间的负电压加到所选择的单元的控制板，Vcc到10V之间的电压经位线加到所选择的单元的选择晶体管的漏极，Vcc到10V之间的正电压加到属于所选择的单元的选择栅。
因此，加到漏极的电压经选择晶体管被加到非易失性存储晶体管的漏极(即，选择晶体管的源极)。
这种情况下，所选择的单元的源极端浮动或接地。因此，用所选择的单元的浮栅(或存储器)与非易失性存储晶体管的漏极之间的强电场经非易失性存储晶体管的漏极端擦除浮栅的电荷。
象编程一样，通过断开没有选择的字线的多个单元上的选择晶体管的沟道，位线电压不加到非易失性存储晶体管的漏极，按此方式不擦除没有选择的多个单元。没有选择的位线简单地接地，因而不能擦除没有选择的位线上的多个单元。
或者，经位线只给漏极端加7V到13V之间的正电压，经字线给所选择的单元的选择栅加7V到15V之间的电压，给控制板加0V电压，可以进行擦除操作。
以下说明按照本发明第一实施例的非易失性半导体存储器的布局、剖视图、和制造方法。
图4A显示出按照本发明第一实施例的非易失性半导体存储器的布局。
图4B是按图4A中的A-A`线剖开的剖视图。图4C是按图4A中的B-B`线剖开的剖视图。
图4D是按图4A中的A-A`线剖开的三阱结构的剖视图。
图4A显示作为电荷存储器的浮栅。
构成四个或四个以上的单元矩阵时，重复图4A所示的结构，以设置单元矩阵。
图4A和4B中，将两个单元对称地设置，以使公用源区41位于多个单元之间。多个单元的有源区42用场隔离区43相互隔开。每个有源区42上顺序设置浮栅44和选择栅45。源区46a/漏区46b形成在浮栅44和选择栅45的两个横边处。
两个单元的漏区经结点部分连接到位线，而源区是作为公用区域形成的。因此，源极扩散区沿垂直于位线的方向形成源线。
而且，图4B中的存储晶体管漏区的结点轮廓可以形成为特征 或例如特征 和 的双轮廓，或特征 和 的双轮廓，以隔开进行编程或擦除时电荷穿过隧道效应氧化层的多个点。这种情况下，特征 的区域比特征 或者 的区域扩散的深度要浅，比特征 或者 的区域掺杂的浓度要高。
可以采用具有不同参数的P(磷)和As(砷)的双离子注入法，来形成结点轮廓。而且，为能形成特征 的轮廓，从存储晶体管的漏区中部到浮栅中部，用光刻技术在开口区进行离子注入。
这种双结点结构形成时，从沟道区深处的扩散区产生热电子，以使在进行编程的同时，将热电子注入浮栅。
其间，在浮栅和具有较高掺杂浓度的浅扩散区之间形成更强的电场，使电荷主要用隧道效应经浅扩散区擦除。因此，尽管在相同的结点部分进行编程和擦除，仍然可以减小氧化层损坏，延长寿命和提高可靠性。
按本发明的单元的控制板47用一个板构成，以覆盖两个相邻单元的浮栅44。
这种情况下，通过左右两个浮栅44自对准形成公用源区41。公用源区41上面的控制板47用一个板构成而不被各个单元隔开。因此，源区的长度可以最小化至光刻技术的工艺极限。
而且，由于控制板限定在浮栅44与选择栅45之间，因此在进行控制板47的形成工艺中可以不考虑光刻技术的容差。
或者，在控制板之前形成选择晶体管的栅时，控制板的边缘可以正好位于到选择晶体管(M)的栅上，或者，限定为包围选择栅(N)。
控制板的这种限定方法可以用到本发明的其他实施例。
如果工艺过程包括形成选择栅和浮栅，然后形成控制栅，和控制板的边缘限定在浮栅与选择栅之间的位置，那么，该工艺能用于嵌入式非易失性存储器。由于用与逻辑器件的栅材料相同的材料(例如，多晶硅)构成控制板，所以，该工艺具有优点。此外，通过同时打开选择栅、逻辑器件和控制板的上表面而形成金属硅化物。
硅化物在多晶硅栅或源极/漏极的硅或类似物的表面上由包括Ti(钛)、Co(钴)等金属化合物形成，由此减小接触电阻和布线电阻。使用硅化物是逻辑工艺中的基本技术。
图4D的剖视图与图4B的剖视图相似，只是在衬底中是三阱结构而已。
参见图4D，在P-型衬底48中形成N-型阱49，在N-型阱49中形成P-型阱50。
在P-型阱50中形成非易失性存储器。
按照本发明第一实施例的非易失性半导体存储器的制造方法用以下工艺步骤处理。
图5A和5B是按照本发明第一实施例的非易失性半导体存储器的制造的剖视图。
参见图5A(显示出沿图4A中的A-A′线和B-B′线的剖视图)，在半导体衬底51中限定场隔离区52和有源区58。然后在有源区上形成隧道效应氧化层53。
例如多晶硅膜的第一导电层沉积在隧道效应氧化层53上之后，用光刻和连续的蚀刻工艺形成多个浮栅54和选择栅55。
参见图5B，用浮栅54和选择栅55作掩模给半导体衬底注入杂质离子，形成源区/漏区。
这种情况下，与隧道效应氧化层分开而独立形成的高电压氧化层所构成的栅氧化层位于选择栅55的下面。栅氧化层的厚度比位于浮栅54下面的隧道效应氧化层53的厚度要厚。
在包括上述结构的半导体衬底上形成薄介质层56。薄介质层56上形成第二多晶硅。
这种情况下，用热氧化或CVD(化学气相沉积)法形成介质层56。或者，用例如ONO(氧化物-氮化物-氧化物)等组合物材料形成介质层56。
随后，在其上沉积例如多晶硅层的第二导体。然后用光刻技术由第二导体形成控制板。
因而，简化了按本发明的非易失性存储器的制造方法，由此提供用于系统芯片的稳定的非易失性存储器并合逻辑工艺，构成嵌入式非易失性存储器。
以下说明按本发明第二实施例的非易失性半导体存储器。
图6A和图6B是显示按照本发明第二实施例的非易失性半导体存储器的单元块和矩阵结构的示意图。
按本发明第二实施例的单元结构与图3A到3D、图4A到4D、和图5A到5B除了矩阵结构外所示的结构相似，。
参见图6A，多个单元的多个漏极连接到垂直于每个单元的沟道方向的多根位线。
每个单元的选择栅连接到设置成垂直于位线的对应的字线。因此，按单元的沟道方向设置多根字线。每个单元的源极连接到位于位线相同方向的源线。控制板连接到与位线相同方向的控制板线。
图6B显示出作为实施例的多个单元的布图。因此，第二实施例并不限于对应的附图。
参见图6B，在多个选择栅上形成多个接点连接到字线，用扩散区形成位线。这种情况下，由于位线具有高电阻，可以用条形金属线使位线的电阻减小。
而且，为了减小多晶硅区和扩散区的电阻，可以替代使用由多晶硅和例如W(钨)、Co(钴)等金属化合物形成的硅化物。这种制造工艺也可以用于按本发明的其他实施例。
按本发明第二实施例的非易失性半导体存储器按下述的操作条件按“闪存”模式或EEPROM模式操作。
图6C是描述按照本发明第二实施例的闪存模式中的非易失性半导体存储器的操作条件列表。图6D是描述按照本发明第二实施例的EEPROM模式中的非易失性半导体存储器的操作条件列表。
参见图6C说明按闪存模式的单元矩阵的操作。
如本发明第一实施例一样，用沟道热载流子注入进行编程，用“隧道效应”进行擦除操作，操作条件与图3A所示的实施例的操作条件相似，但有以下差别。
当用读操作或编程操作将电压Vs施加到所选择的单元的源极上时，用所选择的单元的字线，给位线(它连接到共享源极的相对单元的漏极)施加与源电压相等的电压Vs，以防止漏电流。
在这种情况下，字线导通共享源极的两个选择栅，控制板导通两个单元的存储晶体管。因此，没有被选择的相邻的单元保持导通状态。因此，与公用源电压相等的电压施加到没有被选择的相邻单元的漏极。
字线使两个相邻单元导通，多根位线相互分开以垂直穿过字线。因此多个单元的选择操作没有问题。
同样，除了上述的Vs作用以外，图6D中的EEPROM模式和图3D中的实施例相似。
以下说明按本发明第三实施例的非易失性半导体存储器。
图7A和图7B是显示按照本发明第三实施例的非易失性半导体存储器的单元块和矩阵结构的示意图。图7C是描述按照本发明第三实施例的闪存模式中的非易失性半导体存储器的操作条件列表。
按本发明第三实施例的结构包括与本发明第一实施例的控制栅相似的控制栅，只是各个单元的源区和漏区变换而已。因此，单元的漏区变成存储晶体管的漏区，而单元的源区变成选择晶体管的源区。
每个部件单元72包括选择晶体管71和串联到选择晶体管71的非易失性存储晶体管70，从而构成双晶体管结构。
选择晶体管71包括选择栅76，用于选择或断开对应的非易失性存储晶体管70；和源极端75和漏极端74。
更具体地说，非易失性存储晶体管70包括构建在与相邻单元共享的单体中的控制板78，公用漏极端73，和源极端74，其中，用一个端构成选择晶体管71的漏极端74和非易失性存储晶体管70的源极端74。
在这种情况下，两个相邻单元的漏极构成公用漏极端。
如上文所述的，相邻两个单元的非易失性存储晶体管70经控制板78相互连接。每个单元包括控制板78的对应部分；控制板78的对应部分下面的衬底中的沟道；形成在沟道两边的源区和漏区；和控制板78的对应部分下面的非易失性存储器77，以控制沟道区的导电性。
图7B中的矩阵与图3B所示的第一实施例的矩阵相似，只是多个存储晶体管的漏极连接到位线而已。
图7C是描述按照本发明第三实施例的闪存模式操作中的非易失性半导体存储器的操作条件列表。
编程操作的条件与按本发明第二实施例的编程操作相似。但是，由于选择栅位于源极一边，所以，施加到选择栅的字线电压可以低于第一实施例的字线电压。
在进行读取操作或编程操作时，0-2V的电压Vs始终施加到源线和没有被选择的位线，2-7V或0.5-2V的电压施加到所选择的单元的位线，用于编程或读取操作。
按以下方式进行擦除操作，即，将-10V到-5V的电压施加到控制板和将0到8V电压施加到所选择的位线上使电荷放电，或将8到13V的电压施加到所选择的位线上，使相同位线上的单元通过隧道效应擦除。
而且，给选择栅加Vcc到10V的电压施加到选择栅以导通选择晶体管，Vcc到10V的电压施加到源线，-10V到-3V的电压施加到控制板，正好擦除所选择的字线上的多个单元。
在用三阱结构的情况下，图7C的三阱条件可以用于操作，用与本发明第一实施例相同的条件进行读取操作。
以下说明按照本发明第三实施例的非易失性半导体存储器的布图和剖视结构。
图7D显示出按照本发明第三实施例的非易失性半导体存储器的布图。
图7E显示出图7D中位线接点区中控制板的结构。图7F是按照图7D中C-C`线剖开的剖视图。
如图7D到7E所示，两个单元对称地设置在公用漏区73的两边。多个单元的有源区用场隔离区相互隔开。每个有源区上串联设置存储器77和选择栅76。源区80a/漏区80e形成在存储器77和选择栅76的两个横边。
两个单元的公用漏极73或80c经接点部分79a连接到位线，而源区80b和80d按垂直于位线的方向形成源线。
按本发明的单元的控制板78用覆盖两个相邻单元的存储器77的一个板构成。多个单元的漏极接点位于彼此相邻的一对存储器77之间。因此，如图7E所示，在控制板78的中部形成接点区的孔79b。
以下说明按本发明第四实施例的非易失性半导体存储器。
图8A和图8B显示出按照本发明第四实施例的非易失性半导体存储器的单元块和矩阵结构。
用双晶体管结构的本发明第四实施例与图7A所示的本发明第三实施例相似，只是多个单元的漏极彼此分开而已。
每个单元具有包括选择晶体管81和串联连接到选择晶体管81的非易失性存储晶体管80的两个晶体管。
每个非易失性存储器单元的选择晶体管81包括用于选择或断开对应的非易失性存储晶体管80的选择栅86，和漏极端84。
更具体地说，非易失性存储晶体管80包括构建在与相邻单元共享的单体中的控制板88，断开的漏极端83a和83b，和源极端84，其中，选择晶体管81的漏极端84和非易失性存储晶体管80的源极端84构成为一个公用端。
如上文所述，两个相邻单元的非易失性存储晶体管80经一个控制板88相互连接。每个单元包括控制板88的对应部分，位于控制板88的对应部分下面的衬底中的沟道，位于沟道两边的源区和漏区，和位于控制板88的对应部分下面的非易失性存储器87，以控制沟道的导电性。
图8B显示出按本发明第四实施例的矩阵结构，其中，由本发明第二实施例的矩阵将多个漏极分成两部分。所以，操作条件与图6C和6D所示的操作条件一致。
按本发明第四实施例的矩阵包括按行方向设置的并穿过两个相邻单元之间的中心部分的多根控制板线；按行方向设置的多根位线，其中，每一对位线平行地设置，位于对应的控制板线的两边；按列方向设置的多根字线；按行方向设置的多根源线，其中，至少一个存储晶体管和至少一个对应存储晶体管的选择晶体管设置在对应的位线与源线之间；和多个在位线之间的多个非易失性存储器单元块。
这种情况下，每个单元块包括至少一个存储晶体管，它具有在对应的沟道区上的非易失性存储器，其中存储晶体管的漏极连接到位线；和至少一个选择晶体管，它串联连接到对应的存储晶体管，其中选择晶体管的栅和漏极分别连接到对应的字线和源线。
每个单元块还包括控制板，它连接到对应的控制板线，在中心部分有开口，控制板构建在存储晶体管的对应的非易失性存储器的上部分上面的单体中，非易失性存储器的上部分与单体之间有介质。
上述的第一到第四实施例中，选择晶体管和非易失性存储晶体管的沟道区用接点部分彼此隔开。换句话说，两个独立的晶体管相互串联连接。
以下说明按本发明第五实施例的具有分裂栅结构的非易失性半导体存储器，其中，选择栅和存储晶体管的栅极设置在用于分裂栅结构连续沟道上。
图9A和图9B显示出按照本发明第五实施例的分裂栅非易失性半导体存储器的单元块和矩阵结构。
图9C是描述按照本发明第五实施例的按闪存模式的非易失性半导体存储器的操作条件列表。
如图9A所示，本发明第五实施例包括相互对称连接的两个相邻单元，其中每个单元具有由两个相邻单元共享的源极端91和漏极端92。
而且，每个单元的非易失性存储晶体管具有例如浮栅或介质的电荷存储器93。控制每个电荷存储晶体管的控制板94构建在延伸跨过两个相邻单元的单体中。
在从每个单元的非易失性存储晶体管的沟道区连续延伸的沟道区上，与电荷存储器93平行设置选择栅95。
这种情况下，电荷存储器93的沟道区和选择栅95之间的比是可变的。
图9B表示出图9A的矩阵结构，其中，每个单元的源极按垂直于沟道的方向连接到源线，两个相邻单元的公用漏极按沟道方向连接到位线，每个单元的选择栅按垂直于位线的方向连接到字线。
悬空跨越两个相邻单元的控制板，按平行于字线的方向连接到控制板。
图9C是显示单元操作条件列表，其中，编程操作可以用所谓的源极边注入方法。
按照存储晶体管的状态，给所选择的单元的漏极施加2到8V的电压和给控制板施加-5V到10V的电压，使存储晶体管导通。通过给选择栅施加稍高于选择晶体管的阈值电压的电压和给源极施加低于漏电压的0到2V的电压，使源极端和漏极端之间的电压差产生的电场形成在存储晶体管与选择晶体管之间的沟道区中。然后，从沟道区产生的热电子用控制板形成的垂直电场注入浮栅(或存储器)。
在擦除操作中，通过给所选择的单元的选择栅施加0V电压，给控制板施加-10V到-5V的负电压，给公用漏极施加0到8V的正电压，在存储器与漏极之间形成强电场。因此，通过漏极端“隧道效应”完成擦除操作。
或者，通过给所选择的单元中的选择栅和控制板施加0V电压，和给漏极施加7到13V的电压，只用正电压经漏极端除去电荷，进行擦除操作。
上述的两种擦除操作中，用隧道效应氧化层形成存储晶体管的栅氧化层。
第三种擦除操作方法是，在选择栅与浮栅之间形成隧道效应区，经隧道效应区除去浮栅中的电荷。该方法中，Vcc到20V和-8V到0V的电压分别施加选择栅和控制板，电荷经隧道效应区放电。
这种情况下，通过适当调节施加到两个栅上的电压分布，使正电压和负电压都可以用来进行擦除操作。或者，可以只用正电压来进行擦除操作。
如果公用漏极与浮栅之间的耦合比足够大，给漏极施加正电压会有助于擦除操作，那么，根据耦合比，漏极端可以施加地电压或合适的正电压。
以下说明非易失性半导体存储器的布图和剖视结构。
图9D显示出按本发明第五实施例的非易失性半导体存储器的布图。
图9E显示出图9D中的控制板的布图，图9F到9H的沿图9D中的D-D′、E-E′、和F-F′线剖开的剖视图。
本发明第五实施例涉及相互对称设置的两个相邻单元。
每个单元的浮栅(或电荷存储器)93设置在有源区上。构建在单体中的控制板94覆盖两个相邻单元的浮栅93。这种情况下，介质层嵌在浮栅93与控制板94之间。
两个相邻单元共享的公用漏区92形成在控制板94的中间部分下面的浮栅93之间。用于与位线98接触的接触孔97形成在公用漏区92上面的控制板94的中心部分。
图9E显示出控制板94的布图，其中，形成孔97以确保公用漏区92和位线98的区域电连接。
孔97中形成栓塞层99a和99b，以连接公用漏区92和位线98。
而且，按本发明的第五实施例，在连续地邻近存储晶体管有源区的有源区上，紧靠对应的浮栅93设置两个相邻单元中的每个单元的选择栅100。邻近对应的选择栅100形成两个相邻单元中的每个单元的源极扩散区91。
在这种情况下，在公用漏区92上面的孔的一部分用与选择栅100的材料相同的导电材料(例如，多晶硅)99a填充，，以与公用漏区92电接触，并与相邻的浮栅93和控制板94隔离。随后，在导电层99a上形成用于位线98的接触栓塞层99b。
这种结构能增大接点、浮栅93、和控制板94之间的工艺容限，从而减小单元的尺寸。
在多个单元中，介质嵌在衬底与各个栅之间。
按本发明第五实施例的具有分裂栅结构的非易失性半导体存储器还可以有其他的改进结构。
例如，图10A和图10B是按本发明第五实施例的非易失性半导体存储器的剖视图。
图10A所示的结构与图9F所示的结构相似，只是在控制板的横边有隔离层而已。
这种情况下，由于不包括形成隔离层的工艺步骤，因而简化了制造方法。
与图10A所示结构比较，图10B中的结构的特征是，浮栅的厚度比选择栅的厚度厚。因此，浮栅与选择栅/漏极之间的耦合比增大，从而可以减小加到控制板的电压。
上述的多个实施例中用了两个相邻单元。但是，在本发明中也可以用至少四个单元。而且，本发明也可以用两个相邻单元和不相邻的四个单元。
图11A显示出覆盖四个或四个以上的存储单元的控制板单元的结构电路。图11B显示出覆盖四个或四个以上的存储单元的控制板单元的布图。图11C是按图11B中的G-G线剖开的剖视图。
图11A显示出用一个控制板覆盖的四个连续单元。因此，本发明可以用于四个以上的单元。
图11A是将图3B所示矩阵按位线方向重复两次构成非易失性存储器矩阵的一个实施例。在至少四个单元上形成控制栅的这种方法能用于上述的其他实施例。
非易失性存储器矩阵中的操作方法与对应的上述实施例的操作方法相似。
图11B和图11C显示出图4A和4B所示的布图和剖视图按位线方向的重复，其中，控制板构建在跨越四个单元的单体中。因此，这种方法能够构成更大尺寸的矩阵。
为了构成矩阵，在控制板中形成孔，以通过孔与对应的线接触，按此方式形成接点所需的多个区域。
其他实施例及其说明与图4A到4C所示的实施例及其说明相同。因此，为了简化而不再赘述。
为至少四个单元形成控制板的这种方法也可以用到所述的其他实施例。
至此，全部实施例都是对在p-型衬底上的NMOS晶体管进行描述的，由于本发明中可以用任何一种极性的晶体管，因此，本发明也适用PMOS单元。
如上述的，用覆盖两个相邻单元、至少两个浮栅、或电荷存储器的单板形成两个晶体管单元的控制板。
因此，在形成左右两个浮栅时，确定了两个相邻单元的公用源区。两个浮栅上面的控制板形成为一个单板，而不是从每个单元隔开。因此，本发明将源区最小化到光刻技术的极限。
而且，控制板形成在选择栅的上部，或覆盖选择栅，它的边缘位于浮栅与选择栅之间。因此，在执行控制板的形成工艺时不必考虑光刻中的工艺容差。
因此，本发明提供一种具有两个晶体管结构的尺寸极小的单元。
而且，由于用一根控制板线代替多根控制栅线，按本发明，减少了控制板线的数量。因此，用于解码控制板线的电路得以简化，而且由电路所占的面积得以减小。
按本发明的两个晶体管单元没有在单个晶体管单元中由同一位线上的没有选择的单元上所加的漏电压所引起的例如“漏极击穿”、“雪崩”、“漏电流”、和加到电荷存储器的“电场应力”等问题。因此，本发明可以减小非易失性存储晶体管的沟道长度，能获得比单个晶体管的沟道长度短很多的沟道长度。
尽管本发明具有两个晶体管结构，但是本发明仍然能提供具有极小尺寸的单元。
本发明的这些优点，在进一步减小器件的设计标准尺寸方面变得越来越重要。单个晶体管单元中的这些问题在设计标准尺寸减小时变得越来越严重，造成单元尺寸在尺度分辨能力方面的问题。按现有技术的两个晶体管EEPROM，由于有高电压结点和分开控制栅的工艺，因而具有较大的单元尺寸。EEPROM的单元尺寸的刻度减小中的这些限制因数在要进一步减小设计标准尺寸时变得越来越严重。
而且，按本发明的单元中，通过充分增大浮栅的高度，来增大包围浮栅的侧表面和上表面以及控制板与浮栅之间的区域的控制板，由此而提供大电容。因此本发明保证了较大的控制栅耦合比。
控制栅耦合比由超过与浮栅相连的总电容量的浮栅与控制栅之间的电容量来确定。随着控制栅耦合比变得越来越大，加到控制栅上的电压越来越多地传送到浮栅。
尽管在读操作中是低Vcc输入电压，但是，高耦合比减小了用于编程和擦除操作用的升高的电压电平，并提供大单元电流。因而，按本发明的单元具有用低电压和低功率进行操作的优点。
按本发明的单元还提高了可靠性和生产率。按本发明的单元没有在编程操作中漏电压所引起的从单个晶体管闪存器产生的扰动现象，和在擦除操作中的过度擦除现象。按本发明的单元中，由于控制板包围浮栅和隧道效应氧化层，所以，消除了工艺引起的隧道效应氧化层损坏。因此，按本发明消除了金属线形成工艺中出现的介质损坏。
而且，按本发明的单元的操作电压比现有的EEPROM的操作电压低，由此，减小了由高电压引起的不正常工作。因此，本发明提高了稳定性、可靠性、和生产率。
按本发明的单元通过非易失性存储器晶体管的编程阈值电压扩展到低于0V而可以按耗尽模式操作。因而，本发明具有宽的阈值电压范围和大的单元电流，由此，能够用低电源电压Vcc进行高速读操作。
而且，由于按本发明的单元具有宽的阈值电压允许范围和高可靠性的优点，从而能构成高速多位操作的单元。按常规技术实现多位时，存储器的读和写速度变慢。
这主要是因为阈值电压限制在0V以上的窄的可允许范围。因而，按本发明的单元的优点是，能构成其速度等于或高于单个位存储器速度的多位存储器。
而且，例如MCU、DSP等的逻辑磁芯，模拟电路，例如SRAM、DRAM的易失性存储器，和例如闪存和EEPROM的非易失性存储器等能整个或部分包含在一个单芯片中，因而能构成片上系统(SoC)。这种片上系统(SoC)在速度、功耗、和PCB面积等方面大大优于包含在多个芯片中的系统。
制造SoC中的问题主要在非易失性存储器(埋入式非易失性存储器)与逻辑处理的组合处理。
为了简化工艺和提高按照逻辑处理的尺度减小的设计标准尺寸的尺度分辨能力，用逻辑处理的相同工艺制造埋入式非易失性存储器。
而且，随着按低电压逻辑器件内部升高电压，用低电源电压Vcc进行读操作、逻辑器件的制造工艺和同时的竞争闪存/EEPROM，埋入式非易失性存储器要求低的操作电压。按本发明的单元能满足上述的SoC的要求。
而且，按本发明的单元具有以下的许多优点，能构成用于下一个世纪的超高集成电路SoC以及单独存在的非易失性存储器的埋入式非易失性存储器。
本行业技术人员应了解，在不脱离本发明精神和范围的前提下，本发明的非易失性半导体存储器及其操作方法还有各种改进和变化。因此本发明覆盖本发明的这些改进和变化，这些改进和变化都落入本申请所附的权利要求书及其等效物所限定的保护范围内。
权利要求
1.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；至少两个非易失性存储晶体管，每个非易失性存储晶体管有在有源区的存储器和在存储器处的控制栅，其中，每个控制栅置于单个控制板中；和至少两个选择晶体管，每个选择晶体管对应每个非易失性存储晶体管，其中，每个选择晶体管连接到对应的每个非易失性存储晶体管，用于选择对应的非易失性存储晶体管。
2.按权利要求1的非易失性半导体存储器，其特征是，半导体衬底是具有在p-型衬底上的N-型阱和在N-型阱中的P-型阱的三阱型，其中，每个有源区形成在P-型阱中。
3.按权利要求1的非易失性半导体存储器，其特征是，选择晶体管经选择晶体管和非易失性存储晶体管共享的PN-结串联连接到非易失性存储晶体管。
4.按权利要求1的非易失性半导体存储器，其特征是，选择晶体管经公用沟道串联连接到非易失性存储晶体管。
5.按权利要求1的非易失性半导体存储器，其特征是，还包括在非易失性存储晶体管和选择晶体管的多个介质层，其中每个介质层用不同的材料形成或具有不同的厚度。
6.按权利要求1的非易失性半导体存储器，其特征是，存储器是导电浮栅。
7.按权利要求5的非易失性半导体存储器，其特征是，在非易失性存储晶体管的介质层用燧道效应氧化物形成。
8.按权利要求1的非易失性半导体存储器，其特征是，还包括在存储器与衬底之间的第一介质层；和在衬底与选择栅之间的第二介质层。
9.按权利要求1的非易失性半导体存储器，其特征是，存储器用导体形成。
10.按权利要求1的非易失性半导体存储器，其特征是，每个存储器是氮化物层或氮化物层/氧化物层之一。
11.按权利要求10的非易失性半导体存储器，其特征是，每个存储器只形成在非易失性存储晶体管上。
12.按权利要求1的非易失性半导体存储器，其特征是，存储器用铁电材料形成。
13.按权利要求1的非易失性半导体存储器，其特征是，至少两个非易失性存储晶体管具有在衬底中用于源极或漏极的至少一个公用掺杂区。
14.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；衬底上的介质层；衬底上的至少两个非易失性存储晶体管，每个非易失性存储晶体管包括在衬底中的源极和漏极，在有源区上的存储器，和在存储器处的控制栅，其中，每个控制栅包含到单个控制板中，和相邻的多个非易失性存储晶体管共享的源极作为公用源极；和衬底上的至少两个选择晶体管，每个选择晶体管包括衬底中的源极和漏极，源极和漏极之间的介质层上的选择栅，其中，每个选择晶体管的源极用作对应的非易失性存储晶体管漏极，和每个选择晶体管连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管。
15.按权利要求14的非易失性半导体存储器，其特征是，每个选择晶体管的源极包括第一和第二源极，其中，第二源极形成在第一源极中，和经第一源极进行编程操作；对应的非易失性存储晶体管的存储器；和介质层，和经第二源极、存储器、和介质层进行擦除操作。
16.按权利要求15的非易失性半导体存储器，其特征是，用热载流子注入进行编程操作。
17.按权利要求14的非易失性半导体存储器，其特征是，介质层包括第一部分，在存储器与衬底之间具有第一厚度；和第二部分，在选择栅与半导体衬底之间，具有与第一厚度不同的第二厚度。
18.一种非易失性半导体存储器矩阵，包括按列方向设置的多根位线；按行方向设置的多根字线；按行方向设置的多根源线；按行方向设置的多根控制板线；在多根线之间的多个非易失性存储器单元，每个非易失性存储器单元包括至少两个非易失性存储晶体管，每个非易失性存储晶体管包括在衬底中的源极和漏极，在衬底中形成的漏极，有源区上的存储器，在存储器处的控制栅，其中，每个控制栅包含到构建在单体中的控制板中，和被相邻的多个非易失性存储晶体管共享的源极为公用源极，和至少两个选择晶体管，每个选择晶体管包括衬底中的源极和漏极，源极和漏极之间的介质层上的要与存储器隔离的选择栅，其中，每个选择晶体管的源极是对应的非易失性存储晶体管的漏极，两个选择晶体管的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，各个单元的选择栅连接到对应的按行方向的字线，单元的公用源极连接到按行方向延伸的源线，控制板连接到对应的按行方向的控制板线，和单元中的选择晶体管的漏极连接到对应的位线。
19.按权利要求18的非易失性半导体存储器矩阵，其特征是，控制板线和字线分别用与控制板和选择栅相同的导电材料形成。
20.按权利要求18的非易失性半导体存储器矩阵，其特征是，矩阵按闪存模式操作。
21.按权利要求20的非易失性半导体存储器矩阵，其特征是，矩阵中，没有选择的非易失性存储晶体管的选择栅加0V电压、接地电压、或浮动电压；所选择的非易失性存储晶体管的选择栅加Vcc～10V电压用于编程操作；所选择的非易失性存储晶体管的选择栅加Vcc～7V电压用于读操作；所选择的非易失性存储晶体管的控制板分别加-7V～10V、-13V～10V、和0V～7V的电压分别用于编程操作、擦除操作、和读操作；所选择的非易失性存储晶体管的漏极分别加1V～6V和0.5V～2V的电压分别用于编程操作和读操作；所选择的非易失性存储晶体管的公用源极分别加0V～2V、0V～13V、和0V～1.5V的电压分别用于编程操作、擦除操作、和读操作；衬底是P-型衬底。
22.按权利要求20的非易失性半导体存储器矩阵，其特征是，没有选择的非易失性存储晶体管的选择栅施加0V电压、接地电压、或浮动电压；所选择的非易失性存储晶体管的选择栅分别加Vcc～10V、Vcc～7V、和0V～13V电压分别用于编程操作、读操作、和擦除操作或所选择的非易失性存储晶体管的选择栅加浮动电压用于擦除操作；所选择的非易失性存储晶体管的控制板分别加-7V～10V、-13V～0V、和0V～7V电压分别用于编程操作、擦除操作、和读操作；所选择的非易失性存储晶体管的漏极分别加1V～6V和0.5V～2V的电压分别用于编程操作和读操作；所选择的非易失性存储晶体管的公用源极分别加0V～2V、Vcc～13V、和0V～1.5V的电压分别用于编程操作、擦除操作、和读操作；或所选择的非易失性存储晶体管的公用源极加浮动电压用于擦除操作；衬底包括p-型衬底，p-型衬底中形成的N-型阱，和N-型阱中形成的P-型阱；p-型衬底始终加0V电压；P-型阱分别加-5V～0V和Vcc～13V电压分别用于编程操作和擦除操作；N-型阱加0V电压用于编程操作和读操作；N-型阱加Vcc～13V电压用于擦除操作。
23.按权利要求18的非易失性半导体存储器矩阵，其特征是，矩阵按单元部件的EEPROM模式操作。
24.按权利要求23的非易失性半导体存储器矩阵，其特征是，没有选择的单元的选择栅分别加0V、0～Vcc或浮动电压、和0V电压分别用于编程操作、擦除操作、和读操作；没有选择的单元的选择晶体管的漏极加0V或浮动电压用于擦除操作；所选择的单元的选择栅分别加Vcc～10V、Vcc～10V或7V～15V、和Vcc～7V电压分别用于编程操作、擦除操作、和读操作；所选择的单元的选择晶体管的漏极分别加2V～7V、Vcc～10V或7V～13V、和0.5V～2V电压分别用于编程操作、擦除操作、和读操作；所选择的单元的控制板分别加-7V～10V、-10V～-3V或0V、和0V～7V电压分别用于编程操作、擦除操作、和读操作；所选择的单元的公用源极分别加0V～2V、0V或浮动电压、和0V～1.5V分别用于编程操作、擦除操作、和读操作；衬底是P-型衬底。
25.按权利要求23的非易失性半导体存储器矩阵，其特征是，没有选择的单元和所选择的单元的选择栅加0V和Vcc～10V电压用于编程操作；所选择的单元的控制栅加-7V～10V电压，所选择的单元的选择晶体管的漏极加1V～6V电压，和所选择的单元的公用源极加0V～2V电压，用于编程操作；衬底包括p-型衬底，p-型衬底中的N-型阱，和N-型阱中的P-型阱，衬底始终加0V电压，P-型阱和N-型阱分别加-5V～0V和0V电压用于编程操作。
26.在非易失性半导体存储器中包括至少两个非易失性存储晶体管，每个非易失性存储晶体管包括，衬底中的源极、衬底中的漏极、有源区上面的介质层上的存储器，和在存储器处的控制栅，包含在单体中构建的控制板中的至少两个控制栅；和至少两个选择晶体管，每个选择晶体管包括，衬底中的源极、衬底中的漏极、源区和漏区之间的介质层上的要与存储器隔离的选择栅，其中，每个选择晶体管的源极是对应的非易失性存储晶体管的漏极，两个选择晶体管中的每个晶体管连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，该非易失性半导体存储器的操作方法包括通过导通或断开各个选择晶体管来选择一个非易失性存储晶体管，和用从所选择的非易失性存储晶体管的沟道产生热电子的热载流子注入方法对所选择的非易失性存储晶体管编程。
27.按照权利要求26的方法，其特征是，热载流子注入方法包括第一方法和第二方法和第三方法之一，所述的第一方法是在所选择的非易失性存储晶体管的源极与衬底之间加偏置电压的方法，所述的第二方法是所选择的非易失性存储晶体管的控制板的电压从低电压逐渐增大的方法，第三方法是第一方法和第二方法的组合。
28.按照权利要求26的方法，其特征是，还包括监测在加到所选择的非易失性存储晶体管的控制板的电压下的所选择的非易失性存储晶体管的沟道电流；和在控制板所加的电压下沟道电流达到参考电流时，终止加到控制板的电压下的编程操作。
29.按照权利要求26的方法，其特征是，还包括监测在连续加到所选择的非易失性存储晶体管的控制板的多个电压下的所选择的非易失性存储晶体管的沟道电流；和在控制板所加的多个电压下沟道电流达到参考电流时，终止加到控制板的各个电压下的编程操作。
30.按照权利要求26的方法，其特征是，还包括监测在连续加到所选择的非易失性存储晶体管的控制板的多个电压下的所选择的非易失性存储晶体管的沟道电流；和在控制板分别所加的多个电压下沟道电流达到参考电流时，终止加到控制板的各个电压下的编程操作。
31.按照权利要求26的方法，其特征是，还包括通过导通对应的选择晶体管来选择多个非易失性存储晶体管中的一个，用于读操作；和所选择的非易失性存储晶体管的控制板加恒定电压或可变电压。
32.按照权利要求26的方法，其特征是，没有选择的非易失性存储晶体管的选择栅加0V、Vcc～13V、或浮动电压中的一个电压，用于擦除操作。
33.按照权利要求26的方法，其特征是，当所选择的单元加源电压进行读或编程操作时，与所选择的源线交叉的位线加等于源电压的电压，使没有选择的单元的源极和漏极加相同的电压，以防止由共享所选择的单元的字线的没有选择的单元导通所产生的漏电流。
34.一种非易失性半导体存储器矩阵，包括按行方向设置的多根位线；按列方向设置的多根字线；按行方向设置的多根源线；按行方向设置的多根控制板线；和在多根位线之间的多个非易失性存储器单元，每个非易失性存储器单元包括至少两个非易失性存储晶体管，每个非易失性存储晶体管包括源极、漏极，存储器，和在存储器处的控制栅，其中，至少两个控制栅置于以单体构建的一个控制板中，和相邻的多个非易失性存储晶体管的源极是公用源极；和至少两个选择晶体管，每个选择晶体管包括源极、漏极，源极和漏极之间的与存储器隔开的选择栅，其中，每个选择晶体管的源极是对应的非易失性存储晶体管漏极，和两个选择晶体管的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，其中各个单元的选择栅连接到按列方向的对应的字线，公用源极连接到对应的按行方向延伸的源线，控制板连接到对应的按行方向的控制板线，选择晶体管的漏极连接到对应的位线。
35.按照权利要求34的非易失性半导体存储器矩阵，其特征是，向选择的非易失性存储晶体管的源极施加一源电压，和向连接到选择晶体管的漏极的位线施加与源电压相等的电压，以使相邻的非易失性存储晶体管共享公用源极，从而实现读取操作或编程操作。
36.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；半导体衬底上的介质层；衬底上的至少两个非易失性存储晶体管，每个非易失性存储晶体管包括在衬底中的源极，在衬底中的漏极，在有源区上面的介质层上的存储器，和在存储器处的控制栅，其中，至少两个控制栅包含到单个控制板中，和由相邻的多个非易失性存储晶体管共享的漏极作为公用漏极；和衬底上的至少两个选择晶体管，每个选择晶体管包括衬底中的源极，衬底中的漏极，源极和漏极之间的介质层上的与存储器隔开的选择栅，其中，每个选择晶体管的漏极是对应的非易失性存储晶体管的源极，和每个选择晶体管连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管。
37.按照权利要求36的非易失性半导体存储器，其特征是，每个选择晶体管的漏极包括第一漏极和在第一漏极中的第二漏极，其中，通过第一漏极，对应的非易失性存储晶体管的存储器，和介质层进行编程操作，和通过第二漏极、存储器栅和介质层进行擦除操作。
38.按照权利要求36的非易失性半导体存储器，其特征是，用热载流子注入进行编程操作。
39.按照权利要求36的非易失性半导体存储器，其特征是，控制板在中心部分有开口，以将公用漏极与位线接触。
40.按照权利要求36的非易失性半导体存储器，其特征是，介质层包括第一部分和第二部分，该第一部分具有在存储器与半导体衬底之间的第一厚度，第二部分具有与第一厚度不同的在选择栅与半导体衬底之间的第二厚度。
41.一种非易失性半导体存储器矩阵，包括按列方向设置的多根位线；按行方向设置的多根字线；按行方向设置的多根源线；按行方向设置的多根控制板线；在多根线之间的多个非易失性存储器单元，每个非易失性存储器单元包括至少两个非易失性存储晶体管，每个非易失性存储晶体管具有在衬底中形成的源极，在衬底中形成的漏极，有源区上面的介质层上的存储器，在存储器处的控制栅，其中，至少两个控制栅包含在单个控制板中，和由相邻的多个非易失性存储晶体管共享的漏极作为公用漏极，和至少两个选择晶体管，每个选择晶体管具有衬底中的源极、衬底中的漏极，源极和漏极之间的介质层上的要与存储器隔离的选择栅，其中，每个选择晶体管的漏极是对应的非易失性存储晶体管的源极，两个选择晶体管的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，其中，各个单元的选择栅连接到对应的按行方向的字线，基本单元的公用漏极连接到按行方向延伸的对应的位线，控制板连接到对应的按行方向控制板线，和单元中的选择晶体管的源极连接到对应的源线。
42.按照权利要求41的非易失性半导体存储器矩阵，其特征是，控制板线和字线分别用与控制板和选择栅相同的材料形成。
43.按照权利要求41的非易失性半导体存储器矩阵，其特征是，没有选择的非易失性存储晶体管的选择栅加0V电压或浮动电压，所选择的非易失性存储晶体管的选择栅加Vcc～10V电压用于编程操作，加Vcc～7V电压用于读操作，所选择的非易失性存储晶体管的控制板分别加-7V～10V、-10V～-5V/0V/-10V～-3V之一、和0V～7V的电压分别用于编程操作、擦除操作、和读操作，所选择的非易失性存储晶体管的公用漏极分别加2V～7V和0.5V～2V的电压分别用于编程操作和读操作，所选择的非易失性存储晶体管的选择晶体管的源极分别加Vs(0V～2V)，Vcc～10V、和Vs分别用于编程操作、擦除操作、和读操作，衬底是p-型衬底。
44.按照权利要求41的非易失性半导体存储器矩阵，其特征是，所选择的非易失性存储晶体管的选择栅分别加Vcc～10V、Vcc～7V、和0V～Vpp(Vcc～13V)的电压分别用于编程操作、读操作、和擦除操作，或者加浮动电压用于擦除操作，所选择的非易失性存储晶体管的控制板分别加-7V～10V、-13V～0V、和0V～7V的电压分别用于编程操作、擦除操作、和读操作，所选择的非易失性存储晶体管的公用漏极分别加1V～6V和0.5V～2V的电压分别用于编程操作和读操作，所选择的非易失性存储晶体管的选择晶体管的源极分别加Vs，0V～2V，Vpp或浮动电压、和Vs分别用于编程操作、擦除操作、和读操作，衬底包括p-型衬底，p-型衬底中的N-型阱，和N-型阱中的P-型阱，p-型衬底始终加0V电压，P-型阱分别加-5V～0V和Vpp电压用于编程操作和擦除操作，和N-型阱分别加0V和Vpp电压分别用于编程操作和擦除操作。
45.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；半导体衬底上的介质层；至少两个非易失性存储晶体管，每个非易失性存储晶体管包括在衬底中的源极，在衬底中的漏极，在有源区上面的介质层上的存储器，和在存储器处的控制栅，其中，至少两个控制栅包含到单个控制板中；和至少两个选择晶体管，每个选择晶体管包括衬底中的源极，衬底中的漏极，源极和漏极之间的介质层上的与存储器隔开的选择栅，其中，每个选择晶体管的漏极用作对应的非易失性存储晶体管源极，和两个选择晶体管的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管。
46.按照权利要求45的非易失性半导体存储器，其特征是，介质层包括第一部分和第二部分，该第一部分具有在存储器与半导体衬底之间的第一厚度，第二部分具有与第一厚度不同的在选择栅与半导体衬底之间的第二厚度。
47.一种非易失性半导体存储器矩阵，包括按行方向设置的多根位线；按列方向设置的多根字线；按行方向设置的多根源线；按行方向设置的多根控制板线；在多根线之间的多个非易失性存储器单元，每个非易失性存储器单元包括至少两个非易失性存储晶体管，每个非易失性存储晶体管具有在衬底中的源极，在衬底中形成的漏极，有源区上面的介质层的存储器，和在存储器处的控制栅，其中，至少两个控制栅包含在单个控制板中；和至少两个选择晶体管，每个选择晶体管具有衬底中的源极、衬底中的漏极，源极和漏极之间的介质层上的要与存储器隔离的选择栅，其中，每个选择晶体管的漏极是对应的非易失性存储晶体管的源极，两个选择晶体管的每一个连接到对应的非易失性存储晶体管，用于选择对应的非易失性存储晶体管，其中，多个单元的选择栅一起连接到对应的按行方向的多根字线，多个单元的漏极连接到不同的位线，控制板连接到对应的按行方向的控制板线，和选择晶体管的源极连接到对应的源线。
48.一种非易失性半导体存储器，包括半导体衬底，具有有源区和场区；半导体衬底上的介质层；有源区中的第一源极；有源区中的公用漏极，有在公用漏极与第一源极之间的第一沟道；有源区中的第二源极，有在公用漏极与第二源极之间的第二沟道；在第一沟道上面在介质层上相互平行的第一栅和第一存储器；在第二沟道上面在介质层上相互平行的第二栅和第二存储器；在第一和第二存储器上的单体中构建的控制板。
49.按照权利要求48的非易失性半导体存储器，其特征是，控制板在中心部分有开口，以将公用漏极与位线接触。
50.一种非易失性半导体存储器矩阵，包括按列方向设置的多根位线；按行方向设置的多根字线；按行方向设置的多根源线；按行方向设置的多根控制板线；多根线之间的多个非易失性存储器单元，每个非易失性存储器单元包括半导体衬底，具有有源区和场区；半导体衬底上的介质层；有源区中的第一源极；有源区中的公用漏极，有在公用漏极与第一源极之间的第一沟道；有源区中的第二源极，有在公用漏极与第二源极之间的第二沟道；第一沟道上面的介质层上的相互平行的第一栅和第一存储器；第二沟道上面的介质层上的相互平行的第二栅和第二存储器；和构建在第一和第二存储器上面的单体中的控制板，其中，第一存储器，公用漏极，和控制板形成第一非易失性半导体存储器，第一源极和选择栅形成用于第一非易失性半导体存储器的第一选择晶体管，第二存储器，公用漏极和控制板形成第二非易失性半导体存储器，第二源极和选择栅形成用于第二非易失性半导体存储器的第二选择晶体管，和其中，单元的多个选择栅连接到不同的对应的多个字线，公用漏极连接到对应的多根位线，控制板连接到对应的多根控制板线，和单元的选择晶体管的源极连接到不同的源线。
51.按照权利要求50的非易失性半导体存储器矩阵，其特征是，在编程操作中所选择的公用漏极加2V～8V的电压，所选择的非易失性半导体存储器的控制板加-5V～10V的电压，所选择的选择晶体管的选择栅加大于选择晶体管的阈值电压的电压，低于公用漏电压的0V～2V的电压加到所选择的选择晶体管的源极。
52.按照权利要求50的非易失性半导体存储器矩阵，其特征是，所选择的选择晶体管的选择栅加0V电压用于擦除操作，所选择的非易失性存储晶体管的控制板加-10V～-5V或0V的电压，公用漏极加0V～8V或8V～13V的电压
53.按照权利要求50的非易失性半导体存储器矩阵，其特征是，所选择的选择晶体管的选择栅加Vcc～20V电压和所选择的非易失性存储晶体管的控制板加到-8V～0V的电压用于擦除操作。
54.一种非易失性存储器，包括；第一导电类型的半导体衬底，具有有源区和场区；有源区中的第一区，第一区具有第二导电类型；具有第二导电类型的第二区，有在第一区与第二区之间的第一沟道；具有第二导电类型的第三区，有在第二区与第三区之间的第二沟道；在第一沟道上的第一非易失性存储器，要覆盖第二区的至少一部分；在衬底与第一非易失性存储器之间的第一介质；在第二沟道上的第二非易失性存储器，要覆盖第二区的至少一部分；在衬底与第二非易失性存储器之间的第二介质；第一沟道上的第一选择栅，要覆盖第一区的至少一部分；第一选择栅与衬底之间的第三介质；第一非易失性存储器与第一选择栅之间的第四介质；第二沟道上的第二选择栅，要覆盖第三区的至少一部分；第二选择栅与衬底之间的第五介质；第二非易失性存储器与第二选择栅之间的第六介质；第一和第二非易失性存储器上的控制板，控制板构建在单体中；和控制板与非易失性存储器之间的第七介质。
55.按照权利要求54的非易失性半导体存储器，其特征是，第一到第七介质中的至少两个介质用相同的材料形成和有相同的厚度。
56.按照权利要求54的非易失性半导体存储器，其特征是，非易失性存储器是浮栅。
57.按照权利要求54的非易失性半导体存储器，其特征是，非易失性存储器用氮化物层和叠置的氮化物层/氧化物层之一形成。
58.按照权利要求54的非易失性半导体存储器，其特征是，第一和第二导电类型分别是P型和N型。
59.按照权利要求54的非易失性半导体存储器，其特征是，第一和第三区是源区和第二区是公用漏极。
60.按照权利要求54的非易失性半导体存储器，其特征是，选择栅用多晶硅形成，并作为隔离层。
61.按照权利要求54的非易失性半导体存储器，其特征是，控制板有开口，以将位线与第二区接触。
62.按照权利要求61的非易失性半导体存储器，其特征是，还包括第一与第二非易失性存储器之间的栓塞，用与选择栅相同的材料形成，经开口与第二区电接触，与非易失性存储器和控制板电绝缘。
63.按照权利要求62的非易失性半导体存储器，其特征是，用各向异性蚀刻形成选择栅和栓塞。
64.按照权利要求54的非易失性半导体存储器，其特征是，还包括在控制板横边的绝缘隔离层。
65.按照权利要求54的非易失性半导体存储器，其特征是，第一和第二非易失性存储器比选择栅厚。
66.按照权利要求54的非易失性半导体存储器，其特征是，选择栅厚度比非易失性存储器厚度加控制板厚度之和厚。
67.存储器器件，在第一和第二方向有多个存储器单元，形成存储器单元矩阵，有至少一种操作模式的存储器单元用于存储器单元的编程、擦除和读中的至少一种操作，其中，改进包括每个存储器有带控制栅和存储栅的第一晶体管，和有选择栅的第二晶体管，其中，一对相邻的存储器单元共享作为第一晶体管的控制栅的板线。
68.按照权利要求67的存储器器件，其特征是，存储栅包括多晶硅、金属、硅化物、铁电层和介质中的至少一种。
69.按照权利要求67的存储器器件，其特征是，每个存储器的第一晶体管还包括第一和第二电极，每个存储器单元的第二晶体管还包括第一和第二电极，第一晶体管的第二电极共同耦合到第二晶体管的第一电极。
70.按照权利要求69的存储器器件，其特征是，耦合到选择栅的字线，耦合到板线的控制板线，耦合到第一晶体管的第一电极的第一电极线按第一方向形成，耦合到第二晶体管的第二电极的位线按第二方向形成。
71.按照权利要求69的存储器器件，其特征是，耦合到第二晶体管的第二电极的位线，耦合到板线的控制板线，耦合到第一晶体管的第一电极的第一电极线按第一方向形成，耦合到选择栅的字线按第二方向形成。
72.按照权利要求69的存储器器件，其特征是，耦合到选择栅的字线，耦合到板线的控制板线，耦合到第二晶体管的第二电极的第一电极线按第一方向形成，耦合到第一晶体管的第一电极的位线按第二方向形成。
73.按照权利要求67的存储器器件，其特征是，每个存储器的第一晶体管还包括第一和第二电极，和每个存储器单元的第二晶体管还包括第一和第二电极，第一晶体管的第二电极共同耦合到第二晶体管的第一电极，和一对相邻的存储器单元中的第一晶体管的第一电极相互共同耦合。
74.按照权利要求67的存储器器件，其特征是，控制栅和存储栅按分裂栅结构形成。
75.按照权利要求74的存储器器件，其特征是，第二晶体管包括第一电极，第一晶体管包括第二电极，耦合到第一电极的源线，耦合到选择栅的字线，和耦合到板线的控制板线按第一方向形成，耦合到第一晶体管的第二电极的位线按第二方向形成。
76.按照权利要求75的存储器器件，其特征是，一对相邻的存储器单元中的第一晶体管的第二电极相互共同偶合。
全文摘要
本发明公开了一种非易失性半导体存储器及其操作方法，存储器包括具有有源区和场区的半导体衬底；至少两个非易失性存储晶体管，每个非易失性存储晶体管有在有源区的存储器和在存储器的控制栅，每一个控制栅置于单个控制板中；和至少两个选择晶体管，每个选择晶体管对应每个非易失性存储晶体管，每个选择晶体管连接到对应的每个非易失性存储晶体管，用于选择对应的每个非易失性存储晶体管。
文档编号H01L29/792GK1545707SQ01823579
公开日2004年11月10日 申请日期2001年12月5日 优先权日2001年8月25日
发明者崔雄林 申请人:崔雄林