专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置及其操作方法，特别涉及一种单层多晶硅(single-poly)非易失性存储器(Non-Volatile Memory，以下简称为NVM)，其具有可与CMOS逻辑工艺相容、低耗电、高写入效率、高数据维持能力(data retention ability)以及高密度等诸多优点。
背景技术：
非易失性存储器，其具有切断电源仍能保有存储器内容的优点，早已成为许多的资讯、通讯及消费性电子产品中的必要元件。而随着小体积便携式电子产品例如个人数字助理(personal digital assistant，PDA)或移动电话的需求日益增加，同时包括有EPROM、快闪存储器及逻辑电路的嵌入式芯片(embedded chip)或系统整合芯片(system on a chip，SOC)的需求也随之提高。为此，EPROM将来势必朝着CMOS工艺相容、低耗电、高写入效率、低成本以及高数据维持能力、高密度的方向发展，才能符合日后产品的需求。其中，针对非易失性存储器的数据维持能力，由于元件的尺寸越来越小，相对的浮置栅极氧化层的厚度也需要越来越薄，造成储存于浮置栅极中的载流子，例如空穴或者电子，容易流失。
图1为现有单层多晶硅存储器单元10的剖面示意图。如图1所示，现有单层多晶硅存储器单元10包括有一NMOS结构28以及一PMOS结构30，两者藉由一绝缘场氧化层24隔开。NMOS结构28形成于一P型衬底12上，包括有一第一浮置栅(floating gate)32、一N+源极掺杂区14及一N+漏极掺杂区16。PMOS结构30形成于一N型离子阱18上，包括有一第二浮置栅34、一P+源极掺杂区20及一P+漏极掺杂区22。此外，在紧邻P+源极掺杂区20一侧注入有一重度掺杂(heavily doped)N型沟道阻挡区(channel stopregion)38，此N型沟道阻挡区38位于第二浮置栅34的下方。第一浮置栅极32及第二浮置栅极34并藉由一浮置栅导线36相连接，使第一浮置栅32及第二浮置栅极34维持相同电位。当第一浮置栅32相应于一控制栅电压而产生相对应的电位时，第二浮置栅34将由于浮置栅导线36的连接而具有与第一浮置栅32相同的电位，并藉以吸引经由P+源极掺杂区20及N型沟道阻挡区38的耗尽区所产生的加速电子而将电子拘束于第二浮置栅34中。
现有单层多晶硅存储器单元10具有如下的缺点。首先，现有单层多晶硅存储器单元10由一PMOS晶体管30及一NMOS晶体管28所构成，所占芯片单位面积较大；其次，现有单层多晶硅存储器单元10需要额外的N型沟道阻挡区38；再者，现有单层多晶硅存储器单元10须以浮置栅导线36将第一浮置栅32及第二浮置栅34电连接；此外，在NMOS结构28以及PMOS结构30之间需要有场氧化层24隔离。由上可知，现有单层多晶硅存储器单元10消耗芯片面积过大，加上结构复杂，因此增加工艺成本及困难度，而犹待进一步改善。
发明内容
据此，本发明的主要目的即在于提供一种单层多晶硅电可编程逻辑元件，以解决上述问题。
本发明的另一目的在于提供一种单层多晶硅NVM元件，其可与标准CMOS工艺相容且具有较高的数据维持能力。
在本发明的优选实施例中，公开了一种电可编程逻辑元件，包括有一P型衬底；一N型阱，设于该P型衬底中；一PMOS选择晶体管，形成于该N型阱上，该PMOS选择晶体管包括有一选择栅极，施以一字线电压，一第一P+源极掺杂区，施以一源极线电压，以及一第一P+漏极掺杂区；以及一PMOS浮置栅极晶体管，形成于该N型阱上，并串接该PMOS选择晶体管，该PMOS浮置栅极晶体管包括有一N+掺杂浮置栅、一电连接该第一P+漏极掺杂区的第二P+源极掺杂区，以及一第二P+漏极掺杂区，施以一位线电压，且该第二P+源极掺杂区以及该第二P+漏极掺杂区定义一浮置栅极P型沟道。在进行写入操作时，沟道热电子注入该P+掺杂浮置栅中，而与该P+掺杂浮置栅内的自由空穴再结合，以产生固定的负离子电荷，可藉此改善该电可编程逻辑元件的数据维持能力。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下，图中图1为现有单层多晶硅存储器单元的剖面示意图；图2(a)为本发明电可编程逻辑元件(EPLD)的剖面示意图；图2(b)为图2(a)电可编程逻辑元件的上视示意图；图3为本发明电可编程逻辑元件进行写入操作的示意图；图4为PMOS晶体管在不同漏极对N型阱偏压(Vd＝VBL-VNW)条件下栅电压对栅电流的曲线图；图5为本发明另一优选实施例的剖面示意图；以及图6为本发明P+多晶硅栅极电子注入的能带图。
附图中的附图标记说明如下10 单层多晶硅存储器单元12 P型衬底14 N+源极掺杂区 16 N+漏极掺杂区18 N型离子阱 20 P+源极掺杂区22 P+漏极掺杂区 24 场氧化层28 NMOS晶体管 30 PMOS晶体管32 第一浮置栅 34 第二浮置栅36 浮置栅导线 38 N型沟道阻挡区100 电可编程逻辑元件 101 PMOS晶体管102 PMOS晶体管 110 N型阱201 P+源极掺杂区 202 P+掺杂区203 P+漏极掺杂区 301 选择栅极302 P+掺杂多晶硅浮置栅600 电可编程逻辑元件601 N+源极掺杂区 602 N+掺杂区603 N+漏极掺杂区 610 P型阱801 NMOS晶体管 802 NMOS晶体管901 选择栅极902 N+掺杂多晶硅浮置栅700 N型半导体衬底 1000 P型半导体衬底
具体实施例方式
请参阅图2(a)以及图2(b)，其中图2(a)为本发明电可编程逻辑元件(EPLD)100的剖面示意图，图2(b)为图2(a)电可编程逻辑元件100的上视示图。如图2(a)以及图2(b)所示，电可编程逻辑元件100包括有一PMOS晶体管101及一PMOS晶体管102经由一共用P+掺杂区202串接于PMOS晶体管101。PMOS晶体管101及PMOS晶体管102形成于一N型阱110上。N型阱110可形成于一P型半导体衬底1上。PMOS晶体管101包括有一选择栅极301、P+源极掺杂区201、与PMOS晶体管102共用的P+掺杂区202。PMOS晶体管102是一浮置栅晶体管，其包括有一P+掺杂多晶硅浮置栅302、一P+漏极掺杂区203、与PMOS晶体管101共用的P+掺杂区202。P+掺杂区202同时作为PMOS晶体管101的漏极以及PMOS晶体管102的源极，藉以形成两串接的晶体管。本发明的浮置栅302由单层多晶硅所形成，其上方并未，也不需要，形成有控制电极。
如图2(a)中所示，PMOS晶体管101另包括有一栅氧化层301a，设置于选择栅301下方，PMOS晶体管102另包括有浮置栅氧化层302a，设于浮置栅302下方。PMOS晶体管102的P+漏极掺杂区203与一位线(未显示)电连接，藉以提供电可编程逻辑元件100一位线信号。由于本发明的电可编程逻辑元件100操作在低电压下，浮置栅氧化层302a及栅氧化层301a可与逻辑电路中的栅极氧化层厚度相同，抑或视需要而增加厚度。不论何者，本发明的电可编程逻辑元件100结构均可相容于标准CMOS半导体工艺。
请参阅图3，图3为本发明电可编程逻辑元件100进行写入操作的示意图。如图3所示，在进行写入操作时，PMOS晶体管101的选择栅极301施以一字线电压VSG，使位于逻辑栅极301下方的P沟道开启。PMOS晶体管101的P+源极掺杂区201施以一源极线电压VSL。N型阱110施加一阱电压VNW。PMOS晶体管102的P+漏极掺杂区203施以一位线电压VBL。PMOS晶体管102的浮置栅302为浮置状态。由于浮置栅302可藉由电容耦合效应获得一低电压，而将浮置栅302下方的P型沟道打开，热电子由沟道空穴的碰撞产生，并经耗尽区的电场加速越过浮置栅氧化层302a，被捕陷于浮置栅302中。
请参阅图4，图4为PMOS晶体管102在不同漏极对N型阱110偏压(Vd＝VBL-VNW)条件下浮置栅电压对栅电流的曲线图。如图4所示，在偏压Vd为-5V条件下，浮置栅302藉由电容耦合效应获得约-1～-2V低电压VFG(VFG为位线电压VBL、N型阱电压VNW、以及施于PMOS晶体管102的P+源极掺杂区202的电压共同贡献而成)，此时，PMOS晶体管102的沟道刚刚开启，而栅极电流已接近最大值。换句话说，在本发明的操作模式下，栅极电流对漏极电流的比值(Ig/Id)较大，因此，在进行编程操作时可获较好的效能。
请参阅图6，图6为本发明P+多晶硅栅极电子注入的能带图。本发明的另一特色在于PMOS晶体管102的浮置栅302为P+掺杂，建议优选掺杂浓度约为1.0×1019至1.5×1019cm-3之间(掺杂硼)。由于P+掺杂多晶硅浮置栅302有许多自由空穴(free holes)，热电子注入多晶硅浮置栅302后，会先与自由空穴复合(recombine)，藉此由游离化受体(ionized acceptor)产生负的离子电荷(negative ion charge)。由于这些负离子电荷，与自由电子不相同，无法自由活动，且距离多晶硅-氧化层界面较远，因此不易流失，因此能达到长期储存数据以及提高存储器数据维持能力的目的。
请参阅图5，图5为本发明另一优选实施例的剖面示意图。如图5所示，电可编程逻辑元件600包括有一NMOS晶体管801及一NMOS晶体管802经由一共用N+掺杂区602串接于NMOS晶体管801。NMOS晶体管801及NMOS晶体管802形成于一P型阱610上。P型阱610可形成于一N型半导体衬底700上。NMOS晶体管801包括有一选择栅极901、N+源极掺杂区601、与NMOS晶体管802共用的N+掺杂区602，作为漏极。NMOS晶体管802是一浮置栅晶体管，其包括有一N+掺杂多晶硅浮置栅902、一N+漏极掺杂区603、与PMOS晶体管801共用的P+掺杂区602。N+掺杂区602同时作为NMOS晶体管801的漏极以及NMOS晶体管802的源极，藉以形成两串接的晶体管。本发明的浮置栅902由单层多晶硅所形成，其上方并未，也不需要，形成有控制电极。NMOS晶体管802的浮置栅902为N+掺杂。由于N+掺杂多晶硅浮置栅902有许多自由电子(free electrons)，热空穴注入多晶硅浮置栅902后，会先与自由电子复合(recombine)，藉此产生正的离子电荷(positive ion charge)。由于这些正离子电荷，与自由空穴不相同，无法自由活动，且距离多晶硅-氧化层界面较远，因此不易流失，因此同样能达到长期储存数据以及提高存储器数据维持能力的目的。
据上所述，与现有技术相比，本发明电可编程逻辑元件可在低电压下操作，且由于本发明的独特设计使得PMOS晶体管102在沟道刚刚开启时，栅电流Ig已接近最大值，在本发明的操作模式下，栅电流对漏极电流的比值(Ig/Id)较大，因此具有省电省能的优点，并在编程时可获致较佳的效能，而节省编程的时间。由于本发明运用两PMOS晶体管串接，可以大幅减少芯片的使用面积，使得本发明可运用于高密度存储器领域。再者，本发明结构简单，可与传统的CMOS逻辑工艺相容，更降低了制作成本，并因此适合应用于整合单一芯片(system-on-a-chip，SOC)领域。且，若写入操作采用沟道热电子注入，则利用P+掺杂多晶硅浮置栅，若写入操作采用热空穴注入，则利用N+掺杂多晶硅浮置栅，由于离子电荷可以储存数据的时间较长，因此可以明显提高存储器数据维持能力。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所作的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种电可编程逻辑元件，包括有一P型衬底；一N型阱，设于该P型衬底中；一PMOS选择晶体管，形成于该N型阱上，该PMOS选择晶体管包括有一选择栅极，施以一字线电压，一第一P+源极掺杂区，施以一源极线电压，以及一第一P+漏极掺杂区；以及一PMOS浮置栅极晶体管，形成于该N型阱上，并串接该PMOS选择晶体管，该PMOS浮置栅极晶体管包括一P+掺杂浮置栅、一电连接该第一P+漏极掺杂区的第二P+源极掺杂区，以及一第二P+漏极掺杂区，施以一位线电压，且该第二P+源极掺杂区以及该第二P+漏极掺杂区定义一浮置栅极P型沟道。
2.如权利要求1所述的电可编程逻辑元件，其中该PMOS选择晶体管另包括一栅氧化层，设置于该选择栅极之下。
3.如权利要求1所述的电可编程逻辑元件，其中该PMOS浮置栅极晶体管另包括有一浮置栅氧化层，设置于该P+掺杂浮置栅之下。
4.如权利要求1所述的电可编程逻辑元件，其中在进行写入操作时，沟道热电子注入该P+掺杂浮置栅中，而与该P+掺杂浮置栅内的自由空穴复合，以产生固定的负离子电荷，可藉此改善该电可编程逻辑元件的数据维持能力。
5.一种非易失性存储器单元，包括有一MOS选择晶体管，包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；以及一MOS浮置栅极晶体管，串接该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一电连接该第一漏极掺杂区的第二源极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道；其中当该MOS浮置栅极晶体管经由沟道热电子模式写入时，该MOS浮置栅极晶体管的浮置栅掺杂P型杂质，当该MOS浮置栅极晶体管经由沟道热空穴模式写入时，该MOS浮置栅极晶体管的浮置栅掺杂N型杂质。
6.如权利要求5所述的非易失性存储器单元，其中该MOS选择晶体管另包括有一栅氧化层，设置于该选择栅极之下。
7.如权利要求5所述的非易失性存储器单元，其中该MOS浮置栅极晶体管另包括有一浮置栅氧化层，设置于该浮置栅极之下。
8.如权利要求5所述的非易失性存储器单元，其中该非易失性存储器单元相容于标准CMOS工艺。
全文摘要
本发明公开了一种半导体存储装置。该装置中的非易失性存储器单元包括有一MOS选择晶体管，包括有一选择栅极，电连接一字线，一第一源极掺杂区，电连接一源极线，以及一第一漏极掺杂区；以及一MOS浮置栅极晶体管，串接该MOS选择晶体管，该MOS浮置栅极晶体管包括有一浮置栅、一电连接该第一漏极掺杂区的第二源极掺杂区，以及一第二漏极掺杂区，电连接一位线，且该第二源极掺杂区以及该第二漏极掺杂区定义一浮置栅极沟道；其中当该MOS浮置栅极晶体管经由沟道热电子模式写入时，该MOS浮置栅极晶体管的浮置栅掺杂P型杂质，当该MOS浮置栅极晶体管经由沟道热空穴模式写入时，该MOS浮置栅极晶体管的浮置栅是掺杂N型杂质。
文档编号H01L27/105GK1534786SQ0310851
公开日2004年10月6日 申请日期2003年3月28日 优先权日2003年3月28日
发明者徐清祥, 沈士杰, 何明洲 申请人:力旺电子股份有限公司