专利名称：内嵌单层多晶硅非易失性存储器的集成电路的制作方法
技术领域：
本发明涉及一种采用专用集成电路(ASIC)或传统逻辑工艺，所制造的内嵌单层多晶硅非易失性存储器(NVM)的集成电路。
背景技术：
依据过去的设计，电子系统是以一主机板，搭配分布在其上的电子元件，例如微处理器或微控制器、存储器、外设接口与总线控制器等，彼此以主机板上的线路连接。以现今的工业技术，电子系统已可整合于单一芯片上，即所谓的系统单芯片(system on chip，简称为SOC芯片)。SOC芯片为一集成电路，包括处理器、内嵌存储器、各类型外设与外部总线接口(external bus interface)。此内嵌存储器可为易失性存储器(如静态存储器或动态存储器)或非易失性存储器(只读存储器或快闪存储器)。外设依实施目的不同，可为计数器/计时器、通用异步收发器(UART)、并行输出输入电路、中断控制器，或LCD控制器、绘图控制器、网路控制器等。外部总线接口使SOC芯片可外接存储器装置或其它外设连接。SOC芯片技术的进步让系统设计人员得以缩减电子系统所占用的体积以及测试时间，增加可靠度，并缩短产品上市过程。
将存储器单元并入标准逻辑工艺有个很大的好处在于，如此即可不用改变用以制造逻辑电路的单层多晶硅工艺，实现工艺整合或简化的目的。依此目标，现已发展出一设于P型衬底上的单层多晶硅只读存储器单元，其具有一N+源极与N+漏极及一多晶硅浮置栅极。然而，此早期的单层多晶硅只读存储器单元需有一设置于P型衬底的N型扩散区作为控制栅极，并通过一个二氧化硅层，电容耦合该浮置栅极。此二氧化硅层具有一隧道窗(tunnel window)，开设于接近N+源极的位置，方便进行电子隧穿。此单层多晶硅只读存储器单元的控制栅极与浮置栅极构成一电容，其作用类似于传统堆叠栅极(stacked-gate)或双多晶硅层(double-poly)电子擦除式可编程只读存储器(EEPROM)。然而，上述N沟道单层多晶硅只读存储器单元必须在操作电压达20V的高电压情况下，才能进行编程与擦除的作业，而此高电压需求却限制了进一步缩小元件尺寸的可能。
于美国专利6,044,018号中，Sung与Wu等人公开了一种可运用传统的互补式金属氧化物半导体(CMOS)工艺制造的单层多晶硅存储器装置。一互补单元耦合一N沟道金属氧化物半导体(NMOS)装置的浮置栅极至一P沟道金属氧化物半导体(PMOS)的浮置栅极，其中，上述各栅极至少覆盖部分源极与部分漏极。此专利中亦提出利用邻近于该PMOS的源极的一沟道停止区，以抑制源极与漏极间沟道的产生，藉此消除PMOS的漏极至源极电流发生，即使该源极与该漏极间，使浮置栅极具有一足够开启沟道的电压。
上述公开于美国专利6,044,018号的单层多晶硅存储器装置具有的缺点包括，首先，此存储器装置由一PMOS装置与一NMOS装置，加上一分隔该两元件的场氧化层组成，因此存储器装置会占用不少宝贵的芯片面积。其二，此存储器装置需要制作一额外的沟道停止区。其三，此存储器装置需要制作一用以连接两浮置栅极的导体或导线，如此导致额外的工艺与成本耗费。
发明内容
因此，本发明的主要目的在于提供一能以较低的编程或写入电压操作，并可用传统逻辑工艺并结合SOC芯片工艺制造的单层多晶硅非易失性存储器。本发明单层多晶硅非易失性存储器装置得以以较低的电压操作，为一低耗电、低耗能的非易失性存储器。
本发明的另一目的在于提供一种可与逻辑工艺相兼容，占用较小芯片空间，及较省电等优点的内嵌高密度单层多晶硅非易失性存储器装置的SOC芯片。
本发明的另一目的在于提供一种独特的内嵌高密度单层多晶硅非易失性存储器装置及其操作方法。
根据本发明的一实施例，提供一集成电路，其组成包括一核心电路，与一内嵌单层多晶硅非易失性存储器单元阵列的输出输入电路，其中，该单层多晶硅非易失性存储器单元包括一第一P沟道金属氧化物半导体晶体管顺序连接一第二P沟道金属氧化物半导体晶体管。该第一与第二P沟道金属氧化物半导体晶体管皆设置于一半导体衬底的掺杂阱中。该第一晶体管包括一单层多晶硅浮置栅极、一第一漏极、与一第一源极；该第二P沟道金属氧化物半导体晶体管包括一单层多晶硅选择栅极与一第二源极，其中，该第一晶体管的第一源极作为该第二晶体管的漏极。
于编程模式时，一掺杂阱电压施加于该掺杂阱，而该第一晶体管的源极以一第一电压为偏压，与设置于单层多晶硅浮置栅极的一第二电压耦合，于该单层多晶硅浮置栅极下启动一沟道。本发明的优点在于，由于内嵌单层多晶硅非易失性存储器单元与该输出输入电路装置具有相同的晶体管与装置结构(举例而言，该内嵌单层多晶硅非易失性存储器单元由部分输出输入电路装置所改制，或以相同的设计格进行制作)，因此，相较于该核心电路装置，他们得以维持一相对较高的电压。该核心电压装置得以以较低的电压与较快的速度操作。
在不同的工艺技术中，具不同操作电压范围的输出输入装置具有相同的电子行为。同时，由于工艺技术的改良，装置体积等仍旧继续缩小。故，本发明的另一项目的在于提供一内嵌单层多晶硅非易失性存储器单元，该存储器单元可运用于不同世代的工艺技术。因此，该内嵌非易失性存储器单元可随工艺技术的进步，缩小体积。
图1为根据本发明内嵌单层多晶硅非易失性存储器的集成电路方块图；图2显示根据本发明的P型非易失性存储器单元；图3为图2所示非易失性存储器单元布局的放大上视图；图4至图7为本发明的操作示意图；图8显示漏极电流Id与浮置栅极电压的关系；图9显示被选择的PMOS晶体管(以沟道热电子(CHE)操作)，在不同的漏极对N掺杂阱偏压(Vd＝VBL-VNW)条件下，其栅极电流IG对浮置栅极栅电压的关系图；图10为根据本发明单层多晶硅非易失性存储器阵列；图11显示根据本发明的N型非易失性存储器单元；图12为图11所示非易失性存储器单元布局的放大上视图；图13至图16为本发明的操作示意图；图17显示对于NMOS晶体管的栅极电流对浮置栅极电压的关系；
图18为根据本发明另一优选实施例的单层多晶硅非易失性存储器阵列(NMOS cell)；以及图19的表1为低电压存储器操作的优选模式表。
附图中的附图标记说明如下10 集成电路 12 核心电路14 输出输入电路 141 内嵌存储器阵列142 存储器控制电路 20 非易失性存储器装置201 P沟道金属氧化物半导体晶体管202 P沟道金属氧化物半导体晶体管301 源极 302 漏极303 漏极 306 浮置栅极40 非易失性存储器装置401 N沟道金属氧化物半导体晶体管402 N沟道金属氧化物半导体晶体管601 源极 602 漏极603 漏极 606 浮置栅极具体实施方式
请参考图1，图1为根据本发明的内嵌单层多晶硅非易失性存储器的集成电路方块示意图。如图1所示，集成电路10包括一核心电路12与一输出输入(I/O)电路14。核心电路12包括多个以先进的逻辑工艺，如0.25微米工艺技术，制作的核心电路元件(如PMOS或NMOS元件，未显示于图中)，核心电路元件以相对较低的电压与较快的速度操作。利用0.25微米工艺技术制作核心电路元件是指其临界尺度(critical dimension，CD)为0.25微米，且具有较薄的场氧化层厚度，使该核心电路元件得以较快速度运作。目前，芯片工艺技术已演进至0.18微米、0.13微米，甚至是小于100纳米，本发明的实施并非局限于0.25微米的技术范畴。
输出输入电路14包括输出输入元件，能承受相对较高的电压(如3.3V)。部分3.3V输出输入电路元件用以组成一内嵌非易失性存储器的阵列141与一存储器控制电路142。内嵌非易失性存储器141及核心电路12与存储器控制电路142的连接方式，利用了业界广泛利用的技术，于下略述。
请参考图2至图10，本发明的另一目的是提供一独特的内嵌高密度单层多晶硅非易失性存储器装置与其相关操作方法。首先请参考图2与图3，其中图2为根据本发明的非易失性存储器单元的电路示意图，图3为本发明非易失性存储器单元布局的放大上视图。如图2与图3所示，非易失性存储器装置20包括两个串接的PMOS晶体管201与202。PMOS晶体管201作为一选择晶体管或开关晶体管，其中PMOS晶体管201的选择栅极电连接一字线。于运作时，一选择栅极电压(VSG)通过某一选定的字线施加于PMOS晶体管201的选择栅极。PMOS选择晶体管201另包括一源极301，施以一电源线偏压(VSL)，与一漏极302，用以耦合PMOS晶体管202。如此，PMOS晶体管202的漏极302同时作为PMOS晶体管202的源极。PMOS晶体管202另包括有一单层多晶硅浮置栅极306与一漏极303，施加一位线偏压(VBL)。PMOS晶体管201的漏极302(亦为PMOS晶体管202的源极)与漏极303定义为一于该浮置栅极306下的P沟道。
请参考图19的表1与图4至图7，其中表1列出低电压存储器操作的优选模式，关于本发明的单层多晶硅(single-poly)电子可编程只读式存储器装置(EPROM)的编程/读取模式分别以图4至图7的剖面图说明。如图4所示，于编程模式写入逻辑“1”，被选择字线接地，未被选择字线施加一优选为5V，范围介于3至8V的正电压；被选择位线接地，未被选择位线施加一优选为5V，范围介于3至8V的正电压。选择晶体管201的源极施加一约为5V的电源线电压VSL。N型掺杂阱(NW)施加一约5V的掺杂阱电压。在上述条件下，PMOS选择晶体管201的P沟道与PMOS晶体管202的浮置栅极下的P沟道将开启，藉此将沟道热电子注入单层多晶硅PMOS晶体管202的浮置栅极。
如图5所示，于编程模式写入逻辑“0”，被选择字线接地，未被选择字线与被选择位线施加一优选为5V，范围介于3至8V的正电压。选择晶体管201的源极施以一约为5V的电源线电压VSL。N型掺杂阱施以一约5V的掺杂阱电压。在上述条件下，PMOS晶体管202的浮置栅极下的P沟道处于“关闭(off)”状态，而电子无法注入浮置栅极。
如图6所示，在数据读取模式时，被选择字线接地。未被选择字线施加一约2.5V至5V的偏压。被选择字线施加一约0V至2.5V的偏压。未被选择位线施加一约为3.3V的偏压。电源线电压与该N型掺杂阱电压为约2.5V至5V。当读取一已编程存储器单元，该存储器单元的浮置栅极被充电，而VFG-VS＜VTHP(VTHP是PMOS晶体管202的临界电压)，该存储器单元维持一“开启(on)”状态。若该未编程存储器单元的浮置栅极并未充电，则VFG-VS＞VTHP，该存储器单元处于“关闭(off)”状态。
图8显示漏极电流Id与浮置栅极电压的关系。图9显示被选择的PMOS晶体管(以沟道热电子(CHE)操作)，在不同的漏极对N掺杂阱偏压(Vd＝VBL-VNW)条件下，其栅极电流IG对浮置栅极栅电压的关系图。如图8与图9所示，根据本发明的优选模式，该漏极对N型掺杂阱的偏压Vd约为-5V至-6V。在浮置栅极电压为-1V至-1.5V时，可观察到一约1.0×10-9至5×10-11μA/μm最大栅极电流。更进一步说明，例如于漏极偏压Vd为-5V的情况时，浮置栅极获得一相对较低的耦合电压，约-1至-2V。同时，该浮置栅极之下的P沟道被开启，并达到一栅极电流最大值约为5×10-11μA/μm的情况。换言之，根据本发明，由于该栅极电流相对漏极电流的比例(IG/Id)提高了，于写入操作时可达成一优选效能。
图10为根据本发明的单层多晶硅非易失性存储器阵列的部分上视图。如图10所示，对一编程(写入逻辑“1”)存储器单元I(于图上特别以虚线圆圈表示的部分)，一约5V至6V的位线电压VBL施加于存储器单元I的浮置栅极PMOS晶体管的漏极。存储器单元I的选择栅极接地。在同一条位线上，其他的未编程存储器单元(存储器单元II、III、IV)并不会遭受传统堆叠栅极存储器装置进行编程作业时会发生的来自源极的干扰。
请参考图11与图12，其中图11显示根据本发明另一优选实施例的N型非易失性存储器单元电路，图12为图11所示非易失性存储器单元布局的放大上视图。如图11与图12所示，非易失存储器装置20包括两个串接的NMOS晶体管401与402。NMOS晶体管401作为一选择晶体管或开关晶体管，而NMOS晶体管401的选择栅极电连接一字线。于操作时，一选择栅极电压VSG通过某一选定的字线施加于NMOS晶体管401。NMOS选择晶体管401另包括施加一电源线偏压VSL的源极601与一耦合NMOS晶体管402的漏极602。亦即，NMOS晶体管401的漏极602同时作为NMOS晶体管402的源极。NMOS晶体管402另外包括一单层多晶硅浮置栅极606与施加一位线偏压(VBL)的漏极603。NMOS晶体管401的漏极602(也为NMOS晶体管402的源极)与漏极603定义一于浮置栅极606下的N沟道。
请参考图13至图16，关于本发明单层多晶硅N型非易失性存储器装置的优选编程/读取模式分别以剖面图说明。如图13所示，于编程模式写入逻辑“1”，被选择字线施加一范围介于3至8，优选为6V的正电压。被选择的位线施加一范围介于3至8V的正电压，优选为6V。选择晶体管401的源极施加一值为0V的电源线电压VSL。P型掺杂阱(PW)施加一0V的掺杂阱电压。在上述条件下，选择晶体管401的N沟道将开启，而沟道热空穴将注入该单层多晶硅NMOS晶体管402的浮置栅极。
如图14所示，于编程模式写入逻辑“0”，被选择字线施加一范围介于3至8V，优选为6V的正电压。被选择电压施加一0V的电压。选择晶体管401的源极施加一0V的电源线电压VSL。P型掺杂阱(PW)施加一0V的掺杂阱电压。在上述条件下，位于NMOS晶体管402浮置栅极下的N沟道处于“off”状态。
如图15所示，在数据读取模式时，一3.3V的选择电压VSG施加于被选择字线。被选择字线施加一约0V至2.5V，优选为1V的偏压。如图16所示，未被选择字线施加一0V的偏压。未被选择位线施加一约为0V至2.5V，优选为1V的位线偏压。电源线电压与N型掺杂阱电压为0V。图13至图16有关存储器单元的操作依据图17所示的关系图实施。
总之，本发明提供可运用于不同世代的工艺技术(如0.25、0.18、0.13微米等)的集成电路内嵌独特的非易失性存储器，如电子可编程只读存储器(EPROM)或一次写入(OTP)存储器单元。无论集成电路的核心电路逻辑工艺处于任一世代，可运用一部分的3.3V输出输入装置以产生一非易失存储器阵列与存储控制电路。对该非易失性存储器，不需要额外的掩膜。在各逻辑工艺世代下，针对内嵌逻辑非易失性存储器的研发周期可因之缩短。此外，用以编程该非易失性存储器单元的高电场不再耦合于输出输入装置，如此，该输出输入装置的栅极氧化层与接面至阱的区域不会再出现高电场，而能保证该装置的可靠性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，均属本发明专利的涵盖范围。
权利要求
1.一种内嵌单层多晶硅非易失性存储器的集成电路，该集成电路包括一核心电路；以及一输出输入(I/O)电路，该I/O电路内嵌一阵列的单层多晶硅非易失性存储器单元，其中，每一该单层多晶硅非易失性存储器单元设置于一半导体衬底中，该单层多晶硅非易失性存储器单元包括一掺杂阱，设置于半导体衬底内，电连接一阱电压；一第一金属氧化物半导体(MOS)晶体管，设置于该掺杂阱内；一属于该第一金属氧化物半导体晶体管的漏极，电连接一位线电压；一第二金属氧化物半导体晶体管，设置于该掺杂阱内；一属于该第一金属氧化物半导体晶体管的源极，电连接该第二金属氧化物半导体晶体管的一漏极；以及一属于该第二金属氧化物半导体晶体管的源极，电连接一电源线电压；其中，该第一金属氧化物半导体晶体管包括一浮置栅极，其中，该浮置栅极与其他控制端电隔离，而该第二金属氧化物半导体晶体管的栅极电连接一选择栅极电压。
2.如权利要求1所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，在进行编程时，于该阱电压下，该选择栅极电压施加于该第二金属氧化物半导体晶体管的栅极，以开启该第二金属氧化物半导体晶体管，并于该第一金属氧化物半导体晶体管的漏极与该第二金属氧化物半导体晶体管的源极间提供一压降，使载流子得以注入至该第一金属氧化物半导体晶体管的栅极。
3.如权利要求1所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该第一与第二金属氧化物半导体晶体管与该输出输入电路的金属氧化物半导体晶体管有相同的电行为。
4.如权利要求1所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该输出输入电路更进一步地内嵌有一存储器控制电路。
5.如权利要求4所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该存储器控制电路包括一感测放大电路，一字线解码器，一位线解码器，一字线驱动器，一位线驱动器，与一电荷充电电路。
6.如权利要求1所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该内嵌单层多晶硅非易失性存储器可运用于不同世代的工艺技术，其中，各世代工艺的输出输入元件各自操作在相同的操作电压范畴。
7.一种内嵌单层多晶硅非易失性存储器的集成电路，该集成电路包括一核心电路；以及一输出输入电路，该输出输入电路内嵌一阵列的单层多晶硅非易失性存储器单元，其中，每一该单层多晶硅非易失性存储器单元设置于一半导体衬底中，该单层多晶硅非易失性存储器单元包括一掺杂阱，设置于该半导体衬底，耦合至一阱电压；一第一金属氧化物半导体晶体管，设置于该掺杂阱内；一漏极，属于该第一金属氧化物半导体晶体管，耦合至一位线电压；一第二金属氧化物半导体晶体管，设置于该掺杂阱内；一源极，属于该第一金属氧化物半导体晶体管，作为该第二金属氧化物半导体晶体管的一漏极；一属于该第二金属氧化物半导体晶体管的源极，耦合至一电源线电压；其中，该第一金属氧化物半导体晶体管包括一浮置栅极，其中，该浮置栅极与其他控制端分离，而该第二金属氧化物半导体晶体管的栅极电耦合至一选择栅极电压。
8.如权利要求7所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，在编程模式时，于该阱电压下，该选择栅极电压施加于该第二金属氧化物半导体晶体管的栅极，以开启该第二金属氧化物半导体晶体管，并于该第一金属氧化物半导体晶体管的漏极与该第二金属氧化物半导体晶体管的源极间提供一压降，使载流子得以注入至该第一金属氧化物半导体晶体管的栅极。
9.如权利要求7所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该第一与第二金属氧化物半导体晶体管与该输出输入电路的金属氧化物半导体晶体管有相同的电行为。
10.如权利要求7所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该输出输入电路更进一步地内嵌有一存储器控制电路。
11.如权利要求10所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该存储器控制电路包括一感测放大电路，一字线解码器，一位线解码器，一字线驱动器，一位线驱动器，与一电荷充电电路。
12.如权利要求7所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该内嵌单层多晶硅非易失性存储器可运用于不同世代的工艺技术，其中，各世代工艺的输出输入元件各自操作在相同的操作电压范畴。
13.一种内嵌单层多晶硅非易失性存储器的集成电路，该集成电路包括一核心电路；以及一输出输入电路，该输出输入电路内嵌有一单层多晶硅非易失性存储器单元阵列，其中，每一该单层多晶硅非易失性存储器单元设置于一半导体衬底中，该单层多晶硅非易失性存储器单元包括一N型阱，设置于一半导体衬底内，并电耦合一阱电压；一第一P沟道金属氧化物半导体(PMOS)晶体管，设置于该N型阱内；一属于该第一P沟道金属氧化物半导体晶体管的漏极，设置于该N型阱内；一第二P沟道金属氧化物半导体晶体管，设置于该N型阱内；一属于该第一P沟道金属氧化物半导体晶体管的源极区域，电连接该第二P沟道金属氧化物半导体的漏极；以及一属于该第二P沟道金属氧化物半导体晶体管的源极区域，电耦合一电源线电压；其中，该第一P沟道金属氧化物半导体晶体管包括一浮置栅极，其中，该浮置栅极与其他控制端电隔离，而该第二P沟道金属氧化物半导体晶体管的栅极电耦合至一选择栅极电压。
14.如权利要求13所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，在编程模式时，于该阱电压下，该选择栅极电压施加于该第二金属氧化物半导体晶体管的栅极，以开启该第二金属氧化物半导体晶体管，并于该第一金属氧化物半导体晶体管的漏极与该第二金属氧化物半导体晶体管的源极间提供一压降，使载流子得以注入至该第一金属氧化物半导体晶体管的栅极。
15.如权利要求13所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该第一与第二金属氧化物半导体晶体管与该输出输入电路的金属氧化物半导体晶体管有相同的电行为。
16.如权利要求13所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该内嵌单层多晶硅非易失性存储器可运用于不同世代的工艺技术，其中，各世代工艺的输出输入元件各自操作在相同的操作电压范畴。
17.一种内嵌单层多晶硅非易失性存储器的集成电路，该集成电路包括一核心电路；以及一输出输入电路，该输出输入电路内嵌一单层多晶硅非易失性存储器单元阵列，其中，每一该单层多晶硅非易失性存储器单元设置于一半导体衬底中，该单层多晶硅非易失性存储器单元包括一P型阱，设置于该半导体衬底中，并电耦合一阱电压；一第一N沟道金属氧化物半导体晶体管，设置于该P型阱内；一属于该第一N沟道金属氧化物半导体晶体管的漏极区域，电耦合一位线电压；一第二N沟道金属氧化物半导体晶体管，设置于该P型阱内；一属于该第一N沟道金属氧化物半导体晶体管的漏极区域，电连接一该第二N沟道金属氧化物半导体晶体管的漏极区域；以及一属于该第二N沟道金属氧化物半导体晶体管的源极区域，电耦合一电源线电压；其中，该第一N沟道金属氧化物半导体晶体管包括一浮置栅极，其中，该浮置栅极与其他控制端电隔离，而该第二N沟道金属氧化物半导体晶体管的栅极电耦合一选择栅极电压。
18.如权利要求17所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，在编程模式下，该选择栅极电压施加于该第二N沟道金属氧化物半导体晶体管的栅极，以开启该第二N沟道金属氧化物半导体晶体管，并于该第一N沟道金属氧化物半导体晶体管的漏极与该第二N沟道金属氧化物半导体晶体管的源极区域间提供一压降，使空穴得以注入至该第一N沟道金属氧化物半导体晶体管的栅极。
19.如权利要求17所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，在清除模式下，该选择栅极电压施加于该第二N沟道金属氧化物半导体晶体管的栅极，以开启该第二N沟道金属氧化物半导体晶体管，并于该第一N沟道金属氧化物半导体晶体管的漏极与该第二N沟道金属氧化物半导体晶体管的源极区域间提供一压降，使电子得以注入至该第一N沟道金属氧化物半导体晶体管的栅极。
20.如权利要求17所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该第一与第二金属氧化物半导体晶体管与该输出输入电路的金属氧化物半导体晶体管有相同的电行为。
21.如权利要求17所述的内嵌单层多晶硅非易失性存储器的集成电路，其中，该内嵌单层多晶硅非易失性存储器可运用于不同世代的工艺技术，其中，各世代工艺的输出输入元件各自操作在相同的操作电压范畴。
22.一种内嵌单层多晶硅非易失性存储器的集成电路，该集成电路包括一核心电路；以及一输出输入电路，该输出输入电路内嵌一单层多晶硅非易失性存储器单元阵列，其中，每一该单层多晶硅非易失性存储器单元设置于一半导体衬底中，该单层多晶硅非易失性存储器单元包括一阱，设置于该半导体衬底内，并电连接一阱电压；一第一金属氧化物半导体晶体管，设置于该阱内；一属于该第一金属氧化物半导体晶体管的漏极区域，电连接一位线电压；一第二金属氧化物半导体晶体管，设置于该阱内；一属于该第一金属氧化物半导体晶体管的源极区域，作为该第二金属氧化物半导体晶体管的漏极；以及一属于该第二金属氧化物半导体晶体管的源极区域，电连接一电源线电压；其中，该第一金属氧化物半导体晶体管包括一浮置栅极，其中，该浮置栅极与其他控制端电隔离，而该第二金属氧化物半导体晶体管的栅极电耦合至一选择栅极电压，且其中，该第一与第二金属氧化物半导体可运用于不同世代的工艺技术，其中，各世代工艺的输出输入元件各自操作在相同的操作电压范畴。
全文摘要
本发明公开了一种内嵌单层多晶硅非易失性存储器的集成电路，其包括一核心电路与一内嵌单层多晶硅可擦除可编程只读存储器单元阵列的输出输入电路，其中，该存储器单元阵列包括一第一P沟道金属氧化物半导体晶体管串接一第二P沟道金属氧化物半导体晶体管。该第一与第二P沟道金属氧化物半导体晶体管皆设置于一P型衬底的N型掺杂阱中。该第一P沟道金属氧化物半导体晶体管包括一单层多晶硅浮置栅极、一第一P型掺杂漏极、与一第一P型掺杂源极；该第二P沟道金属氧化物半导体晶体管包括一单层多晶硅选择栅极与一第二P型掺杂源极，其中，该第一P沟道金属氧化物半导体晶体管的第一P型掺杂源极作为该第二P沟道金属氧化物半导体晶体管的漏极。
文档编号H01L27/115GK1531097SQ0311914
公开日2004年9月22日 申请日期2003年3月14日 优先权日2003年3月14日
发明者徐清祥, 朱志勋, 何明洲, 沈士杰 申请人:力旺电子股份有限公司