专利名称：有模拟电容器的半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。更具体地，本发明涉及有金属-绝缘体-金属(MIM)结构的模拟电容器(analog capacitor)的半导体器件及其制造方法。
背景技术：
近来提出的合并存储器逻辑电路(merged memory logic)(MML)是这样一种器件，即，诸如动态随机存取存储器(DRAM)的存储器单元阵列部件和模拟电路或外围电路在一个芯片中集成的器件。MML的提出改进了多媒体的功能，并有效实现了半导体器件的高集成度和高速度。但是，在要求高速度的模拟电路中，最重要的是开发有大量电容器的半导体器件。通常，在电容器具有多晶硅/绝缘体/多晶硅(PIP)结构的情况下，由于用多晶硅形成上和下电极，所以，在介电层与上和下电极之间的界面发生氧化并在该处形成氧化层。结果，总电容量减小。而且，在多晶硅层处形成的耗尽层也使电容量减小。因此，PIP结构对于要求高速度和高频率的器件不合适。为了解决该问题，电容器的结构已变成金属/绝缘体/硅(MIS)或MIM结构。由于具有低电阻且没有耗尽层导致的寄生电容，所以，MIM型电容器通常用于高性能半导体器件。近年来，用电阻小的铜作半导体器件中的金属互连。而且，提出了有带铜电极的MIM结构的各种电容器。在Gambino等人的名为“Method of forming a capacitor and a capacitor formedusing the method”的美国专利第6025226号中描述了有MIM结构的电容器及其制造方法。名为“Conductor-Insulator-Conductor structure”的美国专利第6081021号中公开了同时形成互连和电容器的方法。
图1-4示出了显示有MIM结构的电容器的传统半导体器件的制造方法的工艺剖视图。
参见图1，在半导体衬底5的规定区形成互连层15和下电极10。通常用镶嵌工艺在绝缘层上形成互连层15和下电极10。在有互连层15和下电极10的半导体衬底5的整个表面上形成层间介电层7。对层间介电层构图以形成分别露出互连层15和下电极10的规定区域的第一开口30和第二开口20。在层间介电层7的整个表面上保形地形成介电层22。介电层22覆盖第一开口30和第二开口20的内壁，并覆盖在第一开口30和第二开口20中分别露出的互连层15和下电极10。
参见图2，刻蚀层间介电层7的上部，以在层间介电层7的上部形成槽32。用光刻工艺形成槽32。这时，各向异性刻蚀第一开口30中的介电层22以露出其中的互连层15。
参见图3，用金属层填充第一开口30，槽32和第二开口20，以形成连接到互连层15的互连插塞26和第二开口20中的上电极24。通常可用CMP工艺抛光填充第一开口30、第二开口20和槽32的金属层来形成互连插塞26和上电极24。这时，按传统方法，在形成第一开口30和用金属层填充它之间的迟滞时间期间内，在第一开口30中的互连层15的露出表面上会形成天然氧化层。互连层15表面上的天然氧化层增大寄生电阻和寄生电容，造成要求高速度和超高频的半导体器件的性能下降。因此，为了减小互连层15和互连插塞26之间的接触电阻，要求在用金属层填充之前用刻蚀工艺除去天然氧化物。这时，第二开口20中的介电层22会露出并损坏。
在形成有互连26和上电极24的半导体衬底的整个表面形成模型层(mold layer)9。模型层9被构图以形成露出上电极24和互连插塞26的规定区的第三开口40。
参见图4，形成金属互连42，以填充在第三开口40中，并选择性地接触互连插塞26和上电极24。下电极10、上电极24、以及间插在其间的介电层形成半导体器件的电容器。
按上述的传统方法，由于上电极24有垂直结构，所以层间介电层7和上电极24之间插入的介电层22的面积大到增大了寄生电容的程度。
发明内容
本发明的目的是提供一种具有采用金属电极的电容器的半导体器件及其制造方法。
本发明的另一目的是提供一种具有改善的高速和高频性能的半导体器件及其制造方法。
本发明涉及一种有MIM结构的电容器的半导体器件。更具体地，该半导体器件包括在半导体衬底的预定区域设置的底板电极和与部分底板电极重叠的上板电极。上板电极和底板电极用金属化合物构成。在底板电极与上板电极之间夹有电容器介电层，用层间介电层覆盖上板电极与底板电极。底板电极插塞和上板电极插塞通过层间介电层分别连接到底板电极和上板电极。
本发明还涉及一种有MIM结构的电容器的半导体器件的制造方法。该方法包括在半导体衬底的预定区域形成底板电极、以部分底板电极重叠的上板电极、以及夹在底板电极与上板电极之间的电容器介电层。层间介电层形成在底板电极会和上板电极上。形成底板电极插塞和上板电极插塞，以通过层间介电层分别连接底板电极和上板电极。底板电极和上板电极用金属化合物构成。
图1到图4示出显示了具有带MIM结构的电容器的传统半导体器件的形成方法的工艺剖视图；图5是按本发明第一实施例的有MIM结构的电容器的半导体器件的剖视图；图6到17是按本发明第一实施例的有MIM结构的电容器的半导体器件的制造方法的工艺剖视图；图18是按本发明第二实施例的有MIM结构的电容器的半导体器件的剖视图；图19到21是按本发明第二实施例的有MIM结构的电容器的半导体器件的制造方法的工艺剖视图；图22是按本发明第三实施例的有MIM结构的电容器的半导体器件的剖视图；以及图23到25是按本发明第三实施例的有MIM结构的电容器的半导体器件的制造方法的工艺剖视图。
具体实施例方式
现在将参见显示本发明优选实施例的附图更充分地描述本发明。但是，本发明可以用不同的方式实施，不限于这里描述的实施例。提供的这些实施例彻底而完全地公开了本发明，但是本行业的技术人员应了解，这些实施例并不能完全覆盖本发明的范围。
图5是按本发明第一实施例的有MIM结构的电容器的半导体器件的剖视图。
参见图5，本发明包括底板电极56，和由部分底板电极重叠的上板电极64a。底板电极56和上板电极64a用金属化合物构成。例如，用选自以下物质组中的至少一种构成底板电极56和上板电极64a，该物质组包括氮化钛(TiN)、氮化钽(TaN)和钨化钛(TiW)。底板电极56和上板电极64a具有200-1000的薄的厚度。底板电极形成在半导体衬底的预定区域。半导体衬底50优选地是绝缘层覆盖或未覆盖的硅衬底。此外，互连层52设置在半导体衬底50的预定区域。例如，互连层52可以是用镶嵌工艺在硅衬底上的绝缘层中形成的金属层。用底介电层54覆盖有互连层52的半导体衬底50的整个表面。底板电极56和上板电极64a设置在底介电层54上的预定区域。电容器介电层夹在底板电极56和上板电极64a之间，并由中间介电层58和氧化物图形62构成。中间介电层58覆盖互连层52上的底板电极56和底介电层54。氧化物图形62夹在中间介电层58和上板电极64a之间。中间介电层58和底介电层54优选地用相同的材料构成。氧化物图形62优选地用具有高介电常数的氧化物构成。例如，可用氧化硅、氧化钽和氧化钛构成的组中选出的一种构成氧化物图形62。
形成层间介电层68，以覆盖底板电极56、上板电极64a和中间介电层58。优选地用低介电常数的材料形成层间介电层68，以提高半导体器件的工作速度并提高其频率。例如，层间介电层68可用氟硅酸盐玻璃(FSG)和碳氧化硅(SiOC)构成的组中选出的一种构成。上介电层66夹在上板电极64a和层间介电层68之间。上介电层66延伸到中间介电层58上并夹在中间介电层58与层间介电层68之间。底介电层54、中间介电层58和上介电层66相对于层间介电层68具有蚀刻选择性。而且，优选地用相同的材料构成底介电层54、中间介电层58和上介电层66。例如，用氮化硅或碳化硅形成介电层54、58和66。上电极插塞76、底电极插塞74和互连插塞72设置在层间介电层68中。上电极插塞76通过顺序穿过层间介电层68和上介电层66连接到上板电极64a。底电极插塞74通过顺序穿过层间介电层68、上介电层66和中间介电层58连接到底板电极74。互连插塞72通过顺序穿过层间介电层68、上介电层66、中间介电层58和底介电层54连接到互连层52。
上电极插塞76、底电极插塞74和互连插塞72用铜或铝构成。优选地，用电阻比铝小的铜构成插塞72、74和76。尽管图中没画，但是可以在层间介电层68与插塞72、74和76中的每一个之间另外夹入阻挡金属层。阻挡金属层用作其间的粘接层和扩散阻挡层。在有插塞72、74和76的层间介电层68上形成模型层80。在层间介电层68与模型层80之间还夹有蚀刻终止层78。金属互连84通过顺序穿过模型层80和蚀刻终止层78分别连接到插塞76、74和72。可用铜或铝构成金属互连84。模型层80可用诸如选自FSG和碳氧化硅(SiOC)组中的一种的硅氧化物构成。而且，可以用氮化硅或碳化硅形成蚀刻终止层78。
图6到17是按本发明第一实施例的有MIM结构的电容器的半导体器件的制造方法的工艺剖视图。
参见图6，在半导体衬底50的预定区形成互连层52。半导体衬底50可以是覆盖有或不覆盖绝缘层的硅衬底。有互连层52的半导体衬底50的整个表面上形成底介电层54。底介电层54优选地用氮化硅或碳化硅形成，其厚度为200-1000。在底介电层54上的预定区形成底板电极56。为了形成底板电极56，在底介电层54上形成底电极层并对其构图。例如，底板电极56可以用选自氮化钛、氮化钽和钨化钛构成的组中的一种构成。底板电极56优选地具有约200-1000的薄的厚度。
参见图7，在形成有底板电极56的半导体衬底50的整个表面顺序形成中间介电层58、氧化物层60和上电极层64。中间介电层58是相对于氧化物层60具有蚀刻选择性的介电层，例如，优选地用氮化硅或碳化硅形成。中间介电层58和氧化物层60的厚度优选地为100-500。而且，氧化层60优选地用氧化硅构成，或用自具有高介电常数的氧化钽、氧化钛和氧化铝构成的组中选出的一种构成。上电极层64是一种金属化合物，例如可以用自氮化钛、氮化钽和钨化钛构成的组中选出的一种构成。上电极层64的厚度优选地为200-1000。
参见图8和9，顺序构图上电极层64和氧化物层60，以形成以部分底板电极56重叠的上板电极64a，并形成夹在上板电极64a与中间介电层58之间的氧化物图形62。如图8所示，上板电极64a从底板电极56上的区域横向延伸，或者如图9所示，位于上板电极64a上。中间介电层58防止在刻蚀氧化物层62时损坏底板电极56。底板电极56和上板电极64a相当于电容器电极，夹在底板电极56和上板电极64a之间的中间介电层58和氧化物图形62相当于电容器的介电层。
参见图10，在形成有上板电极64a的半导体衬底50的整个表面形成上介电层66。上介电层66覆盖上板电极64a的整个表面和中间介电层58的露出表面。用与介电层58和底介电层54相同的材料形成上介电层66，例如，优选地用氮化硅或碳化硅形成上介电层66。上介电层66的厚度优选地为200-1000。
在上介电层66上形成层间介电层68。优选地用具有低介电常数的材料形成层间介电层68。结果，减小了寄生电容量，提高了半导体器件的工作速度和频率。层间介电层68是一种硅氧化物，例如可以用氟硅酸盐玻璃(FSG)或氧碳化硅形成。在层间介电层68形成后，层间介电层68可进行平坦化，但是，由于按本发明的电容器有平板电极，所以电容器的厚度薄。因此，层间介电层68的平坦化工艺可以省略。
参见图11，在层间介电层68上形成光致抗蚀剂图形69，并将其用作刻蚀掩模来对层间介电层68构图，并形成露出上介电层66的通孔70。由于层间介电层68相对于上介电层66具有蚀刻选择性，所以上介电层66可用作刻蚀层间介电层的蚀刻终止层。
参见图12，通过使用光致抗蚀剂图形69，刻蚀通孔中露出的上介电层66、中间介电层58和底介电层54，以露出互连层52、底板电极56和上板电极64a的预定区域。除去光致抗蚀剂图形69。通过刻蚀上介电层66露出上板电极64a，通过顺序刻蚀上介电层66和中间介电层58露出底板电极56，并通过顺序蚀刻上介电层66、中间介电层58和底介电层54露出互连层52。
参见图13，形成金属层75，以填充有通孔70的层间介电层68上的通孔70。导电层可用铜或铝形成。此外，在形成金属层75之前在层间介电层68上还形成阻挡金属层(图中没画)。可用溅射法、CVD和电镀法构成的组中选出的一种方法形成金属层75。例如，在用铜电镀方法形成金属层75的情形中，在形成有通孔70的层间介电层68上形成籽铜层71。籽铜层71的厚度优选地为500-2000。可通过溅射铜形成籽铜层71。对其上形成有籽铜层71的半导体衬底进行电镀，在籽铜层71上形成铜层73。因此，用由籽铜层71和铜层73构成的金属层75填充通孔70。
参见图14，用CMP工艺抛光金属层75。这时，层间介电层68的上部同时被抛光以平坦化。结果在通孔70中形成导电插塞。互连插塞72通过层间介电层68连接到互连层52，上电极插塞76和底电极插塞74分别通过层间介电层68连接到上板电极64a和底板电极56。如果在形成金属层75之前另外还形成阻挡金属层，则可以防止插塞72、74和76的金属扩散到层间介电层68，从而增大了电阻。
参见图15，在形成有互连插塞72、底电极插塞74和上电极插塞76的层间介电层68上形成模型层80。优选地在形成模型层80之前在层间介电层68上形成蚀刻终止层78。蚀刻终止层78防止在随后进行的金属互连工艺中对模型层构图的同时，刻蚀层间介电层68。用低介电常数材料形成模型层80，例如，用FSG或氧碳化硅(SiOC)形成模型层80。用相对于模型层80和层间介电层68具有蚀刻选择性的材料形成蚀刻终止层78，优选地用氮化硅或氧碳化硅形成。
参见图16，对模型层80和蚀刻终止层78顺序构图，形成露出插塞72、74和76的槽82。这时，用蚀刻终止层78作停止层刻蚀模型层80，然后除去蚀刻终止层78。即，用两个步骤刻蚀模型层80和蚀刻终止层78，以防止不必要地刻蚀层间介电层68。
参见图17，模型层80上形成金属层83，以填充槽82。优选地用铜或铝形成金属层83。而且，可用CVD法、溅射法和电镀法形成金属层83。
用CMP法抛光金属层83，以形成金属互连84，如图5所示。根据槽82的设计，金属互连84选择性地连接到互连插塞72、底电极插塞74和上电极插塞76。
图18是按本发明第二实施例的有MIM结构的电容器的半导体器件的剖视图。
参见图18，按本发明第二实施例的半导体器件与按本发明第一实施例的另一半导体器件类似。即，按本发明第二实施例的半导体器件包括底板电极56和上板电极64a。部分底板电极56与上板电极64a重叠。用金属化合物形成底板电极56和上板电极64a。例如，可以用自氮化钛(TiN)、氮化钽(TaN)和钨化钛(TiW)构成的组中选出的一种构成底板电极56和上板电极64a。底板电极56和上板电极64a具有200-1000的薄的厚度。互连层52设置在半导体衬底50的预定区域。例如，互连层52可以是用镶嵌工艺在硅衬底上的绝缘层中形成的金属层。用底介电层54覆盖有互连层52的半导体衬底的整个表面。底板电极56和上板电极64a设置在底介电层54上的预定区域。中间介电层58覆盖底板电极56、底介电层54和互连层52。中间介电层58夹在上板电极64a和底板电极56之间，相当于电容器介电层。中间介电层58和底介电层54优选地用相同的材料构成。
中间介电层58和上板电极64a上形成层间介电层68。可用类似第一实施例的有低介电常数的低介电材料形成层间介电层68。上介电层66夹在上板电极64a与层间介电层68之间。上介电层66延伸到中间介电层58的顶上并夹在中间介电层58和层间介电层68之间。层间介电层中设置上电极插塞76、底电极插塞74和互连插塞72。上电极插塞76顺序穿过层间介电层68和上介电层66连接上板电极64a。底电极插塞74顺序穿过层间介电层68、上介电层66和中间介电层58连接到底板电极56。互连插塞72顺序穿过层间介电层68、上介电层66、中间介电层58和底介电层54连接到互连层52。
尽管图中没画，还可以在层间介电层68与上电极插塞76、底电极插塞74和互连插塞72每个之间插入阻挡金属层。阻挡金属层用作层间介电层68与插塞72、74和76之间的粘接层和扩散阻挡层。模型层80覆盖有上电极插塞76、底电极插塞74和互连插塞72的层间介电层68的整个表面。在层间介电层68与模型层80之间还夹有蚀刻终止层78。通过顺序穿过模型层80和蚀刻终止层78，金属互连52分别形成在上电极插塞76、底电极插塞74和互连插塞72上。如图9所示，在底板电极56上可设置上板电极64a。这时，如图9所示，上电极插塞76还连接到在底板电极56上的上板电极64a。
如上所述，按本发明第二实施例的半导体器件与按第一实施例的半导体器件有类似的结构，而且用与相应于第一实施例的半导体器件的元件相同的材料构成。在按第一实施例的半导体器件中，中间介电层和氧化物图形的多重电容器介电层夹在底板电极56和上板电极64a之间。但是，按本发明第二实施例的半导体器件中，虽然中间介电层58夹在底板电极56和上板电极64a之间，但是图5的氧化物图形62不夹在其间。
图19到21是按本发明第二实施例的有MIM结构的电容器的半导体器件的制造方法的工艺剖视图。
参见图19，在半导体衬底50的预定区形成互连层52。半导体衬底50可以是覆盖或不覆盖绝缘层的硅衬底。在有互连层52的半导体衬底50上形成底介电层54。底介电层54优选地用氮化硅或碳化硅形成，其厚度为200-1000。在底介电层54的预定区上形成底板电极56。底板电极56可以用自氮化钛、氮化钽和钨化钛构成的组中选出的一种构成。底板电极56的厚度优选地为200-1000。在形成有底板电极56的半导体衬底50的整个表面形成中间介电层58。在中间介电层58上形成上板电极64a。中间介电层58优选地用氮化硅或碳化硅形成，厚度为100-500。上板电极64a的厚度优选地为200-1000。底板电极56和上板电极64a相当于电容器电极，夹在底板电极56和上板电极64a之间的中间介电层58相当于电容器介电层。
参见图20，在形成有上板电极64a的半导体衬底50的整个表面上顺序形成上介电层66和层间介电层68。上介电层66由与中间介电层58和底介电层54相同的材料形成，例如由氮化硅或碳化硅形成。上介电层66厚度优选地为200-1000。层间介电层68可用FSG或SiOC形成。然后用与图11-14所示的按第一实施例的方法相同的方法形成连接到互连层52的互连插塞72、连接到底板电极56的底电极插塞74和连接到上板电极64a的上电极插塞76。通过填充层间介电层中的通孔70形成每个插塞72、74和76。
参见图21，在有插塞72的层间介电层68上形成有槽82的模型层80。可通过与图15和16所示的第一实施例相同的步骤形成模型层80。即，在有插塞72、74和76的层间介电层68上形成模型层80，并对其构图以形成露出插塞72、74和76的槽82。形成模型层80之前，可在层间介电层68上形成蚀刻终止层78，以防止构图模型层时刻蚀层间介电层68。
在模型层80上形成金属层以填充槽82，并用CMP法抛光金属层，形成图18所示的金属互连84。
图22是按本发明第三实施例的有MIM结构的电容器的半导体器件的剖视图。
参见图22，与所述第一实施例不同，按本发明第三实施例的半导体器件不具有图5的中间介电层58。即，按本发明第三实施例，设置在上板电极64a下面的氧化物图形62相当于MIM结构的电容器介电层。而且，互连插塞72通过顺序穿过层间介电层68、上介电层66和底介电层54连接到设置在半导体衬底50的预定区的互连层52。底电极插塞74通过顺序穿过层间介电层68和上介电层66连接到底板电极56。上电极插塞76通过顺序穿过层间介电层68和上介电层66连接到上板电极64a。覆盖层间介电层68的蚀刻终止层78、模型层80和金属互连层84与第一实施例有相同的结构。如图9所示，上板电极64a可设置在底板电极56上。这时，如图9所示，上电极插塞76也连接至底板电极56上的上板电极64a。可用相同的材料形成第三实施例的与第一实施例相应的元件。
图23到25是按本发明第三实施例的有MIM结构的电容器的半导体器件的制造方法的工艺剖视图。
参见图23，在半导体衬底50的预定区形成互连层52，并在有互连层的半导体衬底50的整个表面上形成底介电层54。然后，在底介电层54的预定区上形成底板电极56。氧化物图形62和上板电极64a顺序叠置，以在其上具有与底板电极56重叠的区域。在形成有底板电极56的底介电层54的整个表面上形成氧化物层和上电极层，并对其顺序构图以形成氧化物图形62和上板电极64a。
参见图24，在形成有上板电极64a的半导体衬底50的整个表面上保形地形成上介电层66，且在上介电层66上形成层间介电层68。穿过层间介电层68形成导电插塞。顺序构图层间介电层68、上介电层66和底介电层54以形成通孔70。用与第一实施例相同的方法，可形成连接到互连层52的互连插塞72、连接到底板电极56的底电极插塞74、以及连接到上板电极64a的上电极插塞76。
参见图25，在有插塞72、74和76的层间介电层68上形成具有槽的模型层80。可通过与参见图15和16所述的步骤相同的步骤形成模型层80。即，在有插塞72、74和76的层间介电层68上形成模型层80，并对其构图以形成露出插塞72、74和76的槽82。形成模型层80之前，可在层间介电层68上形成蚀刻终止层78，以防止构图模型层80时蚀刻层间介电层68。
形成金属层以填充模型层80上的槽82，并用CMP工艺抛光金属层，以形成槽82中的图18所示的金属互连84。
在按本发明第一到第三实施例的半导体器件的制造方法中，可用相同的材料形成相应的元件。
按本发明，在有高速度和超高频率的半导体器件中，以平板结构形成MIM结构的电容器电极，以提高电容器介电层的均匀性，减小寄生电容。而且，在有铜互连的的半导体器件中，不用铜，而用例如氮化钛、氮化钽和钨化钛的金属化合物形成电容器的上电极和底电极，以防止由于铜扩散引起的介电层特性下降。而且，可以用氧化物作为电容器介电层，以制成有超高频率的半导体器件。
可以在无任何时间间隔的情况下顺序形成电容器介电层和上电极材料，以即使同时形成互连结构和电容器时，也能形成优良性能的电容器介电层，而没有损坏电容器介电层的任何过程。
此外，可以同时形成将底部互连层、底板电极和上板电极连接到金属互连的导电插塞，以减少工艺时间。
权利要求
1.一种半导体器件，包括底板电极，设置在半导体衬底的预定区域上；上板电极，被部分底板电极重叠；电容器介电层，设置在底板电极与上板电极之间；形成在上板电极和底板电极上的层间介电层；以及底电极插塞和上电极插塞，它们通过层间介电层分别连接到底板电极和上板电极，其中，上板电极和底板电极用金属化合物形成。
2.按权利要求1的半导体器件，其中，用自氮化钛(TiN)、氮化钽(TaN)和钨化钛(TiW)构成的组中选出的一种形成上板电极和底板电极。
3.按权利要求1的半导体器件，还包括半导体衬底上形成的底介电层，其中底板电极设置在底介电层上。
4.按权利要求1的半导体器件，其中，电容器介电层包括夹在底板电极与层间介电层之间、以及底板电极与上板电极之间的中间介电层，底电极插塞穿过该中间介电层。
5.按权利要求4的半导体器件，其中，用氮化硅或碳化硅形成中间介电层。
6.按权利要求4的半导体器件，其中，电容器介电层还包括夹在中间介电层与上板电极之间的氧化物图形。
7.按权利要求1的半导体器件，还包括保形地插入在上板电极与层间介电层之间的上介电层，其中上电极插塞穿过上介电层。
8.按权利要求7的半导体器件，其中，上介电层是相对于层间介电层具有蚀刻选择性的介电层。
9.按权利要求1的半导体器件，还包括中间介电层，夹在底板电极与层间介电层之间、以及底板电极与上板电极之间；以及上介电层，夹在中间介电层与层间介电层之间、以及上板电极与层间介电层之间，其中在底板电极与上板电极之间的中间介电层相当于电容器介电层。
10.按权利要求9的半导体器件，其中，用相同的材料形成中间介电层和上介电层。
11.按权利要求9的半导体器件，其中，电容器介电层还包括夹在中间介电层与上板电极之间的氧化物图形。
12.按权利要求9的半导体器件，其中，底电极插塞顺序穿过上介电层和中间介电层，且上电极插塞穿过上介电层。
13.按权利要求1的半导体器件，其中，用铜或铝形成上电极插塞和底电极插塞。
14.按权利要求1的半导体器件，其中，用氟硅酸盐玻璃(FSG)或氧碳化硅(SiOC)形成层间介电层。
15.按权利要求1的半导体器件，还包括顺序形成在层间介电层上的蚀刻终止层和模型层；以及通过顺序穿过模型层和蚀刻终止层而连接到上电极插塞和底电极插塞的金属互连。
16.按权利要求15的半导体器件，其中，用氟硅酸盐玻璃(FSG)或氧碳化硅(SiOC)形成模型层。
17.按权利要求1的半导体器件，其中，部分上板电极形成在底介电层上，且上电极插塞连接到底介电层上的上板电极。
18.按权利要求1的半导体器件，其中，上电极插塞形成在底板电极上方，以连接到上板电极。
19.按权利要求1的半导体器件，还包括夹在上电极插塞与层间介电层之间、以及底电极插塞与层间介电层之间的阻挡金属层。
20.一种半导体器件，包括互连层，设置在半导体衬底的预定区域；底介电层，覆盖半导体衬底和互连层的整个表面；底板电极，设置在底介电层上；上板电极，与底板电极重叠；电容器介电层，夹在底板电极与上板电极之间；上介电层，保形地形成在底板电极、上板电极和互连层上的底介电层上；形成在上介电层上的层间介电层；互连插塞，通过顺序穿过层间介电层、上介电层和底介电层连接到互连层；底电极插塞，通过顺序穿过层间介电层和上介电层连接到底板电极；以及上电极插塞，通过顺序穿过层间介电层和上介电层连接到上板电极，其中用金属化合物形成上板电极和底板电极。
21.按权利要求20的半导体器件，其中，用自氮化钛(TiN)、氮化钽(TaN)和钨化钛(TiW)组成的组中选出的一种形成上板电极和底板电极。
22.按权利要求20的半导体器件，其中，用铜或铝形成上电极插塞、底电极插塞和互连插塞。
23.按权利要求20的半导体器件，其中，电容器介电层还包括夹在底板电极与上介电层之间的中间介电层，底电极插塞顺序穿过上介电层和中间介电层。
24.按权利要求23的半导体器件，其中，中间介电层得以延伸，以夹在底介电层与上介电层之间，且互连插塞顺序穿过上介电层、中间介电层和底介电层。
25.按权利要求23的半导体器件，其中，电容器介电层还包括夹在中间介电层与上板电极之间的氧化物图形。
26.按权利要求20的半导体器件，还包括顺序形成在层间介电层上的蚀刻终止层和模型层；以及通过顺序穿过模型层和蚀刻终止层分别连接到互连插塞、上电极插塞和底电极插塞的金属互连。
27.按权利要求20的半导体器件，其中，部分上板电极形成在底介电层上，且上电极插塞连接到底介电层上的上板电极。
28.按权利要求20的半导体器件，其中，上电极插塞形成在底板电极上方，以连接到上板电极。
29.按权利要求20的半导体器件，还包括夹在层间介电层与互连插塞、上电极插塞和底电极插塞的每一个之间的阻挡金属层。
30.一种半导体器件的制造方法，包括在半导体衬底的预定区域形成底板电极；形成具有由底板电极重叠的区域的上板电极、以及夹在底板电极与上板电极之间的电容器介电层；在形成有上板电极的半导体衬底的整个表面上形成层间介电层；以及形成底电极插塞和上电极插塞，它们通过层间介电层分别连接到底板电极和上板电极，其中用金属化合物形成底板电极和上板电极。
31.一种半导体器件的制造方法，包括在半导体衬底的预定区域形成互联层；在具有互连层的半导体衬底的整个表面上形成底介电层；在底介电层上形成底板电极；形成具有由底板电极重叠的区域的上板电极、以及夹在上板电极和底板电极之间的电容器介电层；在形成有上板电极的半导体衬底的整个表面上保形地形成上介电层；在上介电层的整个表面上形成层间介电层；以及形成底电极插塞和上电极插塞，它们通过顺序穿过层间介电层和上介电层分别连接到底板电极和上板电极，并形成互连插塞，它通过顺序穿过层间介电层、上介电层和底介电层连接到互连层，其中，底板电极和上板电极都用金属化合物形成。
全文摘要
本发明公开了一种有模拟电容器的半导体器件及其制造方法。半导体器件包括形成在半导体衬底预定区的底板电极，以及其上的具有由底板电极重叠的区域的上板电极。用金属化合物形成上和底板电极。电容器介电层夹在底和上板电极之间。底和上电极插塞通过层间介电层连接到底和上板电极。按本发明方法，在半导体衬底预定区形成底板电极。形成上板电极以具有由底板电极重叠的区域，并形成夹在底和上板电极之间的电容器介电层。在形成有上板电极的半导体衬底的整个表面形成层间介电层。形成通过层间介电层连接到底和上板电极的底和上电极插塞。用金属化合物形成底和上板电极。
文档编号H01L21/768GK1453875SQ0312859
公开日2003年11月5日 申请日期2003年3月21日 优先权日2002年3月21日
发明者朴相勋, 李基永 申请人:三星电子株式会社