半导体衬底的制造方法和半导体器件的制造方法

专利名称：半导体衬底的制造方法和半导体器件的制造方法
技术领域：
本发明涉及半导体衬底的制造方法和半导体器件的制造方法，特别是高质量，高性能半导体衬底的制造方法，其中由于SiGe膜的备制引入应变，以及使用此应变的半导体器件制造方法。
然而，对每一代晶体管结构的小型化要求大的技术改革，因此进一步增加了研发者的负担和投资费用。
因此，(1)为了减小S值(电流相对于子阈值区电压的倾角)，保证晶体管的驱动特性的方法是采用完全耗尽型SOI晶体管结构(2)已提出通过采用使用锗的有应变的硅通道结构提高晶体管的驱动特性的技术，作为在低供电压、无关于进一步小型化晶体管保证MOS型场效应晶体管的驱动特性的技术。
然而，根据上面(1)描述的SOI型晶体管器件需要完全耗尽型SOI结构，因此，必须在厚度近似50nm，或更少的薄膜SOI层上形成晶体管，其中，要求的处理技术比起用大体积衬底的晶体管有更高的精度。此外，SOI层由埋藏的氧化膜从下面包围，由元素隔离氧化膜从边上包围，因此，问题产生了，其中用于大体积衬底器件的设计方法不作改变不能使用了。
另一方面，在含有与硅不同晶格常数的锗、应变已缓和的共晶硅上形成有张应变的硅层(以下特指SiGe)，这用于晶体管通道，因此，根据上面(2)描述的有应变硅通道结构的晶体管的驱动特性提高了。这就是说，从参考(IEDM Tech.Digest，1994，pp.373-376，等)所知，相比于无应变的硅，在具有张力应变的硅中电子的有效质量减小，迁移率增加，因此，通过此特性的使用，晶体管的驱动特性提高。
许多现有技术提出在NMOS晶体管中上面描述的有应变的硅的应用。日本未审查的专利公开No.HEI9(1997)-82944，例如，在硅衬底51上形成有浓度梯度的缓冲层52，因此，在硅膜和SiGe膜之间晶格不匹配引起晶格的应变缓和，为了用作为有应变的硅通道，有低晶格常数的硅层53沉积在缓冲层上，如图3所示。为了抑制硅衬底和SiGe膜之间界面上位错的产生，有锗浓度梯度的缓冲层52用于MOS晶体管，使得缓和在SiGe膜中由于晶格不匹配的应力。因此，在MOS晶体管中必须形成渐变的浓度梯度，从而，需要μm量级的厚膜缓冲层。
然而，为了保证单晶体，使用外延生长的SiGe膜的沉积速率通常低至近似每分钟几nm到几十nm，因此，沉积过程需要长的时间段，问题也即产生，其薄片的处理效率降低。
此外，为了控制SiGe膜的应力使用离子注入的技术在日本未审查的专利公开No.2001-110725中描述。
根据此方法在硅衬底61上形成SiGe膜62，如图4(a)和2(b)所示，执行氧、氮或此类的第一离子注入到硅衬底61和SiGe膜62之间界面，使得形成阻止固相生长的阻挡层64，如图4(c)所示。此后，执行Ge，Si或此类的第二离子注入，只要转换SiGe膜62底部有预先确定厚度部分为非晶态，如图4(d)所示，通过退火将非晶层65a转换为单晶层66，其中晶体缺陷减少，如图4(e)所示。然后，如图4(f)所示，执行Ge，Si或此类的第三离子注入，只要转换SiGe膜63的上层部分为非晶态，通过退火将非晶层65b转换为单晶层66。
这就是说，按照此方法，在SiGe膜上多次重复有相当大质量的离子注入和退火，因此，进行了包括从结晶态到非晶态和重结晶态转换的物理转换。因此问题也即产生，其中制造过程变得复杂，此外，由于物理转换为非晶态，不可能获得作为最终衬底的、晶体缺陷充分减小的高质量衬底。

发明内容
考虑了上面描述的问题提出了本发明，本发明的目的是提供半导体衬底的制造方法，其中不牺牲薄片的处理效率，容易形成高质量的有应变的硅通道，并提供半导体器件的制造方法，其中除了改善NMOS晶体管的驱动特性外，可改善PMOS晶体管的驱动特性。
因此，本发明提供半导体衬底的制造方法，包括步骤在衬底上形成SiGe膜，其衬底表面在(111)或(110)晶面方向由硅单晶层制成，由于进行离子注入和退火处理，在上面描述的衬底中引入埋藏的晶体缺陷，在SiGe膜上形成半导体膜。
本发明也提供半导体器件的制造方法，包括步骤，用臭氧或氧基在半导体衬底的半导体膜的表面上形成门氧化膜，半导体衬底已根据上面描述的半导体衬底制造方法形成。
从以下给出的详细描述，本申请的这些和其它目标会更明显。然而，应该知道，提出本发明实施例时，只是以说明的方式给出的详细描述和特例，因为对那些熟悉本案的人，在本发明精神和范围中对此详细描述的各种变化和修改是显然的。
衬底不是必须限于硅单晶衬底，而可以是有SOI结构的衬底，其中提供硅单晶层，只要其表面有(111)或(110)晶面方向的硅单晶层。这里，使用有(111)晶面或(110)晶面的衬底，因为(111)表面的每晶胞原子密度高于(100)表面晶体的每晶胞原子密度1.16倍，(110)表面的每晶胞原子密度高于它的1.42倍，从晶体缺陷延伸的位错线不容易生长。因此，可以基本上抑制从以下描述的晶体缺陷生长到SiGe膜表面的位错线，因此可以保证无应变的高质量的SiGe膜。
在硅衬底上形成的SiGe膜有压缩的应力，其中应变能量没有释放。就是说，在硅衬底上形成的锗膜通常有近似4％的晶格不匹配，并接收从基本硅衬底上压缩的应力，由此压缩应力和/或在应变状态中的晶体在SiGe膜中是固有的。这里，沉积在(111)晶面或(110)晶面表面上的SiGe膜通常维持基本衬底的晶面方向，如沉积为(111)晶面或(110)晶面的单晶。
根据各种已知的方法形成SiGe膜，如，CVD法，溅射法，真空蒸发沉积法，MED法。特别是，根据CVD法外延生长得到的构成是更可取的。在这种情况中，膜的形成条件可从此领域的已知条件中选择，特别是，膜的形成更可取的温度近似为700℃，或更低，此外，550℃，或更低。这里，为了沉积有尽可能厚的高浓度Ge的沉积膜，沉积温度必须低，因此应变能量在SiGe膜中积累。
虽然在SiGe膜中Ge的浓度无特别的限制，Ge的浓度近似为10原子％到50原子％，更可取的，提出10原子％到40原子％作为例子。这里，虽然Ge的浓度可以在膜的厚度方向和向着层的表面的方向(从层的表面向内的方向)以连续方式或一步一步的方式变化，这对Ge的浓度均匀是更可取的。
必须设置SiGe膜的厚度，使得随后释放应变的退火处理中发生的SiGe膜和硅衬底之间界面的滑动位错对半导体器件无负面的影响，例如对在SiGe膜上形成的MOSFET。例如，有压缩应力的SiGe膜的临界膜厚确定为Ge浓度的特性和沉积温度。采用膜的厚度超过临界厚度的情况中，由于释放在硅衬底和SiGe膜之间界面上的应力，产生不合适的位错，在其表面上产生以交叉阴影线形式的位错线，由此在它上面形成半导体膜的晶体质量降低。因此，膜厚小于临界膜厚是更可取的。具体的，引用的厚度是从10nm到500nm。特别是，考虑其后处理中的PN结的形成，SiGe膜的厚度是更可取的是300nm，或更大。
这里，本发明中，在SiGe膜形成之前在衬底上形成硅膜。对此硅膜更可取的是硅单晶膜，此硅膜有阻止由于在此硅膜顶部形成的SiGe膜的不正常生长形成局部小丘和空洞的性能。根据上面描述的相似的方法形成硅膜。例如，硅膜合适的膜厚近似从5nm到50nm。
下一步，执行离子注入和退火处理。
最好选择合适的离子样本作离子注入，使得晶体缺陷不留在离子通过的SiGe膜中，使得原子阻挡性能在平均范围前(Rp)瞬时成为最大，其中只要在平均范围附近(注入峰)引用晶体缺陷离子就停止，因此器件在处理中不受电影响，包括下面描述的退火。因此，最好是质量低的元素，特别是氢或氦。这就是说，轻元素用作离子注入，从而埋藏的晶体缺陷引用到注入区而不转换为非晶态。
这里，在IEICE Trans.Electron.，E80-C，358(1007)描述的技术(brittlenessbreakage technology)用作为由离子注入方法引用晶体缺陷的技术，其中氢离子注入到结合SOI的薄片的单键(UNIBOND)，因此，倘若由随后的退火处理方法成为缺陷聚集，引入和生长微观的缺陷，然后，SOI薄片是Smart Cut。虽然为了Smart Cut的目的，这里使用5×1016cm2或更大的用量，在本分明中近似1×1016cm2到5×1016cm2的用量是最好的作为允许引入晶体缺陷而不引用Smart Cut的用量。
建立离子注入的离子的平均范围(Rp)在下面的值是有效的，这是大于沉积在硅衬底上的SiGe膜厚值，或大于硅膜和SiGe膜的总膜厚值，其中硅膜定时在硅衬底上形成同时SiGe膜在硅膜上面形成于的情况中。此外，认识到在离子注入后用下面描述的退火方法形成的埋藏的晶体缺陷的位置和在SiGe膜表面晶体缺陷之间的相关性。此外，可确定从埋藏的晶体缺陷到SiGe膜位错线的延伸。因此，由设置埋藏的晶体缺陷的位置在低于SiGe膜和硅衬底之间的界面或低于硅膜和硅衬底之间界面的位置，可以获得延伸到SiGe膜表面的晶体缺陷的降低。另一方面，Rp是浅的情况中，埋藏的晶体缺陷发生在Rp的邻近，此外，由于以上埋藏的晶体缺陷，二次缺陷新发生在硅衬底和SiGe膜之间的界面或硅衬底和硅膜之间的界面，因此，除了穿透的位错，SiGe膜表面的平坦度较低。因此，考虑由于晶体缺陷相对于SiGe膜中应变释放的相关性和表面晶体缺陷的降低，设置离子注入的平均范围理想的是在从硅衬底和SiGe膜之间的界面或硅衬底和硅膜之间界面到界面下300nm的位置。因此，离子注入的加速能量可适当的调节，这基于所用的离子样本，SiGe膜的膜厚，硅膜的存在，其膜厚，例如，可引用的注入能量近似从20KeV到150KeV，最好近似从30KeV到35KeV。
例如，熔炉退火，灯退火，RTA可用作为热处理，这在温度范围近似从700℃到950℃、近似从10到30分钟在惰性气体氛围中(氩气等)、在正常大气中、在氮气氛围中、在氧气氛围中、在氢气氛围中进行。
这里在本发明中离子注入后在SiGe膜頂部形成第二SiGe膜，并执行上面描述的退火，最终形式的SiGe膜由多层膜形成。这里形成的第二SiGe膜由上面描述的同样方法形成只要有同样的膜厚。第二SiGe膜可有相同或不同的Ge浓度的多层膜形成。
此外，半导体膜在SiGe膜上形成。半导体膜在SiGe膜上形成，其中应变已释放，因此，半导体膜有内部的应变。半导体层无特别的限制只要它有像Si，SiC，相同形式的金刚石的结构，或引入有低于上面描述的SiGe膜的Ge浓度的SiGe膜。特别是，硅膜最好。SiC中的C浓度无特别的限制，但引用浓度近似从0.1原子％到7原子％。此外，SiGe中Ge的合适浓度近似10原子％，或更低。半导体膜可用如形成SiGe膜同样的方法形成，例如，形成SiGe膜后，用SiGe膜同样的设备改变生长气体来形成半导体膜是更可取的。因此，SiGe膜表面氧或此类的污染可减小。在此情况下衬底的温度近似从400℃到650℃是最可取的。考虑在随后的半导体设备的制造过程中减小膜厚；Ge从SiGe膜的扩散；为了抑制由于在SiGe膜释放应变处理后产生的半导体膜的张应变产生的缺陷，最好形成具有临界膜厚、或小一点的膜。这里，当SiGe膜的锗浓度增加时，最好的是形成更薄的半导体膜，因为在随后半导体设备的制造过程中进行热处理的温度增加，最好是形成更薄的半导体膜。可具体引用的膜厚近似从1nm到100nm，更可取的，近似从5nm到30nm。这里，此半导体膜可由具有相同或不同成分的多层膜形成。
从而，可容易的形成其中应力已释放的无位错SiGe膜，在它上面形成的半导体膜可由具有足够应变的高质量的有应变的半导体膜组成，因此，在用获得的衬底形成的半导体器件情况中，可获得载流子的迁移率靶向性的增加。
此外，用上面描述的方式获得的半导体衬底，本发明的半导体膜用作为活动层(通道)，此半导体膜表面经受用臭氧或氧基的原子基氧化，因此，形成门氧化膜。这就是说，采用近年在IEDM Tech.Dig.，p.249，1994提出的原子基氧化技术的新氧化技术，可以改善其中绝缘击穿电压耐受低的(111)晶面的门氧化膜差的膜特性，虽然，在(111)晶面方向形成的门氧化膜差的电绝缘特性至今还是有问题的。因此，根据此参考的报告可选择原子基氧化的条件。
这里，在形成门氧化膜后，根据已知的方法形成门电极，然后，用离子注入的方法形成源/漏区，因此，完成半导体器件。此外，此半导体器件可能有LDD结构或DDD。这样可得到有优异电特性的半导体器件。
在这用上面描述的方式形成的有张力应变的(111)晶面方向的半导体层(如，硅膜)中，载流子的迁移率近似为NMOS中(100)晶面方向无应变硅的1.5倍，为PMOS中(100)晶面方向无应变硅的2倍。
下面参考图例详细描述本发明的半导体衬底的制造方法和半导体器件的制造方法。
下一步，首先，如

图1(b)所示，氢离子3以30KeV的能量和3×1016cm2的大小离子注入到硅衬底1，因此离子的注入范围(Rp)从SiGe膜2和硅衬底1之间的界面到达硅衬底1一边，这就是说，从界面深度为50nm。离子注入在Rp的邻近引入微观缺陷4，而不破坏晶体和不在注入离子的衬底表面一边留下缺陷。
然后，如图1(c)所示，在80℃温度下10分钟惰性气体氛围中，在硅衬底1上进行退火处理。根据此处理，已引入硅衬底1的微观缺陷4转换为缺陷的聚集5。
这就是说，由于离子注入方法引入的微观缺陷，部分改变了硅的共价键之间的角度，因此获得了高能量状态。考虑到保持在晶格中的氢由高能量状态的微观缺陷部分捕获、在退火中以热能的方式氢与硅作用，因此建立Si-H键，随后Si-Si键断裂，这样，重复此反应循环只要形成缺陷的聚集5。这样在缺陷的聚集5形成时，晶体中缺陷和SiGe膜界面之间硅衬底体和硅区域互相断裂。伴随邻近SiGe膜2晶格不匹配的应变能量变得大于“断裂的硅区域”中此硅层的晶格能量的情况中，通过退火中热能量的接收，SiGe膜2的应变能量释放，因此SiGe膜2转换为无应变的SiGe膜6。这就是说，确定SiGe膜应变的释放，是根据上面描述的缺陷和SiGe膜界面之间“断裂的硅层”区域的晶格能量和SiGe膜2的晶格应变能量。因此，在只考虑SiGe膜2晶格应变释放的情况中，缺陷和SiGe膜界面之间断裂的硅区域的厚度应尽可能小。这就是说，图1(b)的离子注入范围Rp应该从SiGe膜和硅衬底1之间的界面尽可能浅。
另一方面，确认一些穿透的位错线从缺陷的聚集5到达SiGe膜，这是在退火时通过转换产生的。为了阻止这些位错线延伸到SiGe膜6的表面，可考虑措施1)沉积的SiGe膜具有大的厚度，2)在离开硅衬底1和SiGe膜2之间的界面的距离产生缺陷的聚集5，等等。然而，应该执行措施1)根据临界膜厚限制或仅执行措施2)。因此，离子注入范围Rp的确定是根据从上面描述的释放SiGe(减小硅膜的厚度)的应变和减小其表面相对缺陷(增加硅膜的厚度)的比较关系。
无应变的SiGe膜6中应变释放的程度，用如上面描述的已处理的和制造的衬底由X-射线衍射分析(XRD)设备分析，然后，确定90％的应变能量释放，确定SiGe膜已转换为近似的无应变的状态。此外，通过用Normarski相对比显微镜或扫描电子显微镜(SEM)分析确定从缺陷的聚集5延伸到达无应变的SiGe膜6表面的穿透的位错线数量是几个到近于可忽略。
下一步，如图1(d)所示，在温度700℃下在上面的硅衬底1上外延生长硅单晶膜7只要膜厚近似有20nm，在硅衬底1上已形成无应变的SiGe膜6。这里，在(111)晶面方向的硅衬底用作为应变衬底材料，并且随后晶面方向转变因此硅单晶膜7的晶面方向也转变为(111)。
根据硅单晶膜7晶格能量的大小和直接在硅单晶膜下无应变的SiGe膜6的大小，确定在硅单晶膜7中膜应变的存在。为了设备的应用硅单晶膜7必须有张应变。
因此，制造了在表面形成有应变硅膜的半导体衬底。
然后，如图1(e)所示，根据已知的方法用获得的硅衬底1形成元素隔离层8。此外，在等离子体层中由氧化获得的硅衬底1的表面形成门氧化膜9，其中在400℃下Kr和氧气的混合气体转换为等离子体，因而形成4.5nm的门氧化膜9。改善了门氧化膜的耐受电压特性，条件是由采用此原子基氧化解决了硅在(111)晶面的问题。
此后，如图1(f)所示，根据已知的方法形成门电极10和源/漏区11，因此在有张应变硅中制造了具有通道MOS晶体管。
评价获得的晶体管中的载流子的迁移率，相比于在无应变硅中有通道晶体管的，确认电子和空穴的迁移率增加，如表1所示。
表1

实施例2首先，如图2(a)所示，根据已知的方法清洗在(111)晶面方向的单晶硅衬底21a，并在硅衬底21a上外延生长厚度为5nm的单晶硅衬底21b和外延生长厚度为300nm有25原子％Ge浓度的SiGe膜22。这里，沉积时间的温度设置在520℃。此外，相比于上面描述的实施例1，为了抑止由于SiGe膜的不正常生长的小丘和空洞，沉积单晶硅衬底21b。而且，虽然硅膜沉积在上面描述的实施例中硅衬底上，含有25原子％Ge浓度的有应变的SiGe膜22可用实施例1同样的方式直接外延生长在硅衬底上，只要具有300nm的厚度。
下一步，如图2(b)所示，由于离子注入两层微观缺陷24引入到获得的硅衬底21a内部，这是在30KeV的第一离子注入条件下进行，其中在硅衬底中，在SiGe膜22和硅衬底之间界面以下，氢离子23注入范围近似有50nm，在38KeV的第二离子注入条件下，其中在硅衬底中，在SiGe膜22和硅衬底之间界面以下，氢离子23注入范围近似有100nm。在各自的能量条件下每一注入的注入量设置在2×1016cm2。
这里，形成两层微观缺陷24的目的是减小第一离子注入的量，它的Rp接近于SiGe膜的界面，因此减小了随后步骤发生的穿透的位错线的密度，并抑止由第二离子注入影响的SiGe膜22应力释放效应，这是由于减小第一离子注入的量具有的缺点。
然后，如图2(c)所示，在惰性气体氛围中800℃温度下10分钟，在获得的硅衬底21上进行退火处理。此处理使引入硅衬底21a的微观缺陷24转换为缺陷的聚集25。退火时接收的热能的同时应变能量从SiGe膜22释放，因此SiGe膜22转换为无应变的SiGe膜22a。
下一步，如图2(d)所示，在无应变的SiGe膜26a上外延生长第二SiGe膜26b，此外，在随后的处理中在此顶部外延生长硅单晶膜27，如图2(e)所示。
在应变已从基础SiGe膜26a上释放的情况中，第二SiGe膜22b成为(111)晶面方向在上面转换的SiGe膜，当硅单晶膜27成为有张应变的有应变硅膜时SiGe膜的应变已经释放。根据第二SiGe膜26b的随后处理，由于附加的沉积，消除已延伸到SiGe膜26a表面的穿透的位错线是一进步，这已成为外延生长种子表面，因此，这贡献了实质上无位错硅单晶膜27的形成。
这里，相比于第一SiGe膜26a的沉积时，虽然在膜沉积时温度控制的自由度是大的，由于发生锗原子从SiGe膜26a和26b到硅膜26b一边的热扩散，在高温膜沉积时温度控制是受限制的。在沉积时温度范围从500℃到800℃的情况中，不发生问题。在本实施例中，温度设定为520℃，SiGe膜26沉积到厚度300nm，硅单晶膜27沉积到厚度20nm。
因此，制造了有应变硅膜在它表面形成的半导体衬底。
为了评价载流子的迁移率，如实施例1同样的方式用此硅衬底21a制造晶体管，确认了如实施例1关于电子和空穴迁移率同样的改善。
根据本发明可容易的形成应力已释放的无位错SiGe膜，按照有步骤顺序的制造方法其中使用有高原子密度的在(111)或(110)晶面方向的硅层的衬底；沉积压缩的有应变的SiGe膜；用离子注入和退火手段引入埋藏的晶体缺陷；释放SiGe膜的压缩应变；沉积有张应变的半导体膜，并提供在上层的顶部沉积的有足够张应变的高质量半导体膜。
此外，用此半导体衬底制造半导体器件和用原子基氧化形成门隔离膜的情况中，避免了门氧化膜质量的恶化，改善了门氧化膜的电隔离特性，很大的改善(100)晶面方向的无应变半导体衬底载流子的迁移率，因此有可能提供低运行电压和低功耗的半导体器件，这是不可能由常规的器件获得的。
权利要求
1.一种半导体衬底制造方法，包括步骤在衬底上形成SiGe膜，衬底表面由(111)或(110)晶面方向的硅单晶层制成。由于执行离子注入和退火处理，在上面描述的衬底中引入埋藏的晶体缺陷，在SiGe膜上形成半导体膜。
2.根据权利要求1所述的半导体器件制造方法，其特征在于在离子注入和退火后但在形成半导体膜前，在SiGe膜上形成第二SiGe膜。
3.根据权利要求1所述的半导体器件制造方法，其特征在于在衬底上形成SiGe膜前，在衬底上形成硅膜。
4.根据权利要求1所述的半导体器件制造方法，其特征在于SiGe膜是单晶膜。
5.根据权利要求1所述的半导体器件制造方法，其特征在于SiGe膜厚度从10nm到500nm。
6.根据权利要求1所述的半导体器件制造方法，其特征在于SiGe膜的Ge浓度从10原子％到50原子％。
7.根据权利要求1所述的半导体器件制造方法，其特征在于SiGe膜在低于700℃的温度中形成。
8.根据权利要求1所述的半导体器件制造方法，其特征在于离子注入是用氢或氦的离子组成的离子种子的离子注入。
9.根据权利要求1所述的半导体器件制造方法，其特征在于执行离子注入，因此离子平均的范围到达硅衬底的内部。
10.根据权利要求1所述的半导体器件制造方法，其特征在于离子注入在不同的平均范围重复许多次。
11.根据权利要求1所述的半导体器件制造方法，其特征在于离子注入量从1×1016cm2到5×1016cm2。
12.根据权利要求1所述的半导体器件制造方法，其特征在于退火温度是从650℃到950℃。
13.一种半导体器件制造方法，包括步骤用臭氧或氧基在根据权利要求1形成的半导体衬底的半导体膜表面上形成门氧化膜。
全文摘要
本发明的目的是提供半导体衬底的制造方法，在上面容易的形成高质量的有应变的硅通道，而不牺牲薄片的处理效率，并提供半导体器件的制造方法，其中除了改善NMOS晶体管的驱动特性外，也改善了PMOS晶体管的驱动特性。本发明提供半导体衬底的制造方法的步骤为在有(111)或(110)晶面方向的硅单晶层的衬底上表面形成SiGe膜；进行离子注入和退火处理，埋藏晶体缺陷引入到上面描述的衬底中；在上面描述的SiGe膜上形成半导体膜。
文档编号H01L21/265GK1467795SQ0314111
公开日2004年1月14日 申请日期2003年6月9日 优先权日2002年6月7日
发明者上田多加志 申请人:夏普株式会社