专利名称：半导体装置的制作方法
技术领域：
本发明一般地涉及半导体装置，具体涉及在栅绝缘膜上形成了鸟嘴状氧化膜的半导体装置。
背景技术：
众所周知，作为半导体元件的隔离方法，一般有LOCOS(LocalOxidation of Silicon硅的局部氧化)法与STI(Shallow TrenchIsolation浅沟隔离)法。这些隔离方法中，在半导体衬底上淀积成为元件隔离结构的隔离氧化膜后，用蚀刻法使成为活性区的半导体衬底的表面露出，在该露出的部分上依次形成栅绝缘膜等。
但是这种场合，隔离氧化膜的侧壁部分也被蚀刻，有可能使活性区的端部成为向隔离区陷入的形状。由此，活性区上形成的元件的形状不稳定，这成为导致器件特性上产生偏差的原因。并且，若在陷入的形状部分上形成栅氧化膜，则会在这些部分上发生电场集中而恶化器件的电学特性。为解决这样的问题的非易失半导体存储装置的制造方法，已在日本专利申请特开2000-315738号公报中公开。并且，有关隔离区制造工艺的已公开的文献，除此以外还有日本专利申请特开平10-242264号公报与特开2001-332638号公报。
依据特开2000-315738号公报中公开的方法，在形成隧道氧化膜和构成浮动栅极的一部分的第一多晶硅膜之后，形成元件隔离区。然后，为了保证控制栅极和浮动栅极之间的充分的电容耦合，在第一多晶硅膜上形成第二多晶硅膜，使该第二多晶硅膜向元件隔离区上伸出。
并且，出于将元件区的角部修圆的目的，进行氧化工序，以在隧道氧化膜上形成鸟嘴(birds beak)。在该氧化工序中，通过氧化第一多晶硅膜，使其端部成为圆弧形。由于形状为圆弧形的第一多晶硅膜的部分不会因后面的垂直蚀刻而除去，所以，在相邻的浮动栅极之间发生短路。在特开2000-315738号公报中，为防止发生这种短路，增加了用各向同性蚀刻法以预定量蚀刻在元件隔离区上形成的等离子氧化膜的工序。
如此，在上述的传统技术中，为抑制在元件区的端部上发生的电场集中，氧化第一多晶硅膜并在隧道氧化膜上形成鸟嘴。但是，形成了鸟嘴的隧道氧化膜的端部，以大于起初成膜时的预定厚度的厚度形成。
若不能充分地确保隧道氧化膜以预定厚度形成的部分，就会成为在隧道氧化膜上不能得到所需的电学特性的原因。特别是，近年随着半导体元件的精细化，活性区的宽度有缩小的趋势，且在活性区上形成的隧道氧化膜的宽度也变窄。因此，重要的是通过适当控制隧道氧化膜上形成的鸟嘴的尺寸，进行氧化工序极。
但是，在传统技术中公开的方法中，只是适当地选择温度条件等的氧化条件，在隧道氧化膜上形成鸟嘴。在这种场合，不能充分地控制形成的鸟嘴的尺寸，在隧道氧化膜上不能得到所期待的电学特性，且在隧道氧化膜的两端上有可能发生电场集中。
并且，在传统技术中，为防止因在垂直蚀刻中未被除去的第一多晶硅膜的部分而发生的短路，进行各向同性蚀刻。但是，设置这样的工序会使制造工序变得复杂，故并不理想。
发明内容
本发明旨在解决上述课题，提供在栅绝缘膜上以所需尺寸形成鸟嘴的、栅绝缘膜的电学特性良好的半导体装置。
依据本发明的半导体装置中包括含有主表面并在该主表面上隔着间隔形成第一与第二沟槽的半导体衬底；填充第一与第二沟槽的第一与第二隔离绝缘膜；位于第一隔离绝缘膜和第二隔离绝缘膜之间的主表面上形成的、设有分别与第一隔离绝缘膜和第二隔离绝缘膜接触的鸟嘴状端部的含硅的栅绝缘膜；以及在栅绝缘膜上形成的、在第一隔离绝缘膜和第二隔离绝缘膜之间的中间部有大于0且小于50nm的厚度的、在端部上厚度薄于所述厚度的硅膜。
图1是表示本发明实施例1的半导体装置的剖视图。
图2至图6是表示图1中所示的半导体装置的制造方法的第一工序至第五工序的剖视图。
图7是用以说明相邻的浮动栅极之间产生的短路的剖视图。
图8是表示因多晶硅膜而发生了短路的半导体装置的平面图。
图9是沿图8中的IX-IX线的剖视图。
图10是沿图8中的X-X线的剖视图。
图11至图17是表示图1中所示的半导体装置的制造方法的第六工序至第十二工序的剖视图。
图18至图20是表示在隧道氧化膜上形成鸟嘴的工序剖视图。
图21至23是通过图18至图20所示的工序，在隧道氧化膜上形成的鸟嘴形状的示图。
图24是表示硅的固体溶解度和温度之间的关系的曲线图。
图25与图26是表示在隧道氧化膜上的多晶硅膜上注入的杂质浓度被调整后的鸟嘴形状的剖视图。
图27是表示本发明实施例3的半导体装置的剖视图。
图28是表示图27中所示的半导体装置的制造方法的工序剖视图。
图29是表示本发明实施例4的半导体装置的剖视图。
图30至图36是表示图29中所示的半导体装置的制造方法的第一工序至第五工序的剖视图。
图37是表示本发明实施例5的半导体装置的剖视图。
图38是表示图37中所示的半导体装置的制造方法的工序剖视图。
图39是表示本发明实施例6的半导体装置的剖视图。
图40是表示图39中所示的半导体装置的制造方法的工序剖视图。
图41是表示本发明实施例7的半导体装置的剖视图。
图42是表示图41中所示的半导体装置的制造方法的工序剖视图。
具体实施例方式
下面参照附图，就本发明的实施例进行说明。
实施例1图1所示的半导体装置构成非易半导体存储装置的闪速存储器。
如图1所示，在硅衬底1的主表面1a上，隔着预定间隔形成在一个方向延伸的沟槽2m、2n。沟槽2m、2n的宽度朝硅衬底上的主表面1a方向增大。各沟槽2m、2n彼此平行地延伸。
在沟槽2m、2n的内部，形成由氧化硅膜构成的元件隔离氧化膜6m、6n。元件隔离氧化膜6m、6n填充沟槽2m、2n，并从硅衬底1的主表面1a向上方延伸。因此，元件隔离氧化膜6m、6n的顶面6a形成在比硅衬底1的主表面1a高的位置上。元件隔离氧化膜6m、6n具有将相邻的各活性区隔离的隔离区的作用。
在位于元件隔离氧化膜6m、6n之间的硅衬底1的主表面1a上，以10nm左右膜厚形成由氧化硅膜构成的隧道氧化膜3。填充沟槽2m、2n的元件隔离氧化膜6m、6n的侧壁和硅衬底1的主表面1a交叉的角部成圆弧形，填充该部分的氧化硅膜构成鸟嘴12。鸟嘴12是通过将硅衬底1中所含的硅氧化而形成的。
在隧道氧化膜3上，以30nm的膜厚形成多晶硅膜4。在硅衬底1的主表面1a上，上下延伸的元件隔离氧化膜6m、6n的侧壁和隧道氧化膜3的顶面3a交叉的角部成圆弧形，填充该部分的氧化硅膜构成鸟嘴11。鸟嘴11是通过氧化多晶硅膜4所含的硅而形成的。
鸟嘴11、12是在隧道氧化膜3的两端，即隧道氧化膜3与元件隔离氧化膜6m、6n的接合部分形成。由于鸟嘴11、12，隧道氧化膜3的两端并不形成棱边而成圆弧形。另外，在多晶硅膜4的顶面上并不形成如鸟嘴11、12的形状，大致成平坦的形状。
在硅衬底1的主表面1a上，由元件隔离氧化膜6m、6n的侧壁形成凹部9。形成含硅导电膜5，以填充该凹部9，且覆盖元件隔离氧化膜6m、6n的顶面6a的一部分，并与多晶硅膜4相接。含硅导电膜5由注入杂质磷(P)的掺杂的多晶硅形成。另外，由含硅导电膜5和多晶硅膜4构成浮动栅极。
在元件隔离氧化膜6m、6n的顶面6a上，由含硅导电膜5的侧壁形成凹部13m、13n。形成由氧化膜、氮化膜及氧化膜三层构成的ONO膜7，以覆盖该凹部13m、13n以及含硅导电膜5的顶面。形成控制栅极8，完全填充凹部13m、13n且覆盖ONO膜7。控制栅极8由注入杂质磷的掺杂的多晶硅形成。
在纸面的垂直方向上位于含硅导电膜5的两侧的硅衬底1的主表面1a上，形成源区与漏区(未作图示)。该源区与漏区、隧道氧化膜3、含硅导电膜5、ONO膜7、控制栅极8构成闪速存储单元。
并且，在本实施例中，用多晶硅形成多晶硅膜4与含硅导电膜5，但可以代替多晶硅而使用非晶硅。无需由相同材料形成多晶硅膜4与含硅导电膜5，也可以采用适当的组合材料。在这种情况下，将会增加器件结构的设计自由度。
本发明实施例1的半导体装置中包括含有主表面1a并在该主表面1a上隔着间隔形成作为第一与第二沟槽的沟槽2m、2n的、作为半导体衬底的硅衬底1；填充沟槽2m、2n的作为第一与第二隔离绝缘膜的元件隔离氧化膜6m、6n；在位于元件隔离氧化膜6m和元件隔离氧化膜6n之间的主表面1a上形成的、设有分别与元件隔离氧化膜6m和元件隔离氧化膜6n接触的作为鸟嘴状端部的鸟嘴11的、作为含硅的栅绝缘膜的隧道氧化膜3；以及在隧道氧化膜3上形成的、在元件隔离氧化膜6m和元件隔离氧化膜6n之间的中间部有大于0且小于50nm的厚度的、作为在鸟嘴11上薄于所述厚度的硅膜的多晶硅膜4。
半导体装置中包括含主表面1a并在该主表面1a上隔着间隔形成作为第一与第二沟槽的沟槽2m、2n的、作为半导体衬底的硅衬底1；作为填充沟槽2m、2n的第一与第二隔离绝缘膜的元件隔离氧化膜6m、6n；在位于元件隔离氧化膜6m和元件隔离氧化膜6n之间的主表面1a上形成的、作为含硅的栅绝缘膜的隧道氧化膜3；以及在隧道氧化膜3上形成的、作为有大于0且小于50nm的厚度的硅膜的多晶硅膜4。隧道氧化膜3的两端有通过在与隧道氧化膜3相邻的位置上氧化多晶硅膜4形成的鸟嘴11。
半导体装置中还包括，作为与多晶硅膜4相接的含硅导电膜的含硅导电膜5。隧道氧化膜3含有作为第一顶面的顶面3a，元件隔离氧化膜6m、6n各自含有作为第二顶面的顶面6a。从主表面1a到顶面6a的距离大于从主表面1a到顶面3a的距离。
如此，即使因制造条件的偏差等使顶面6a下降，也不会使鸟嘴11消失。另外，为了不致使鸟嘴11消失，最好使主表面1a到顶面6a的距离在20nm以上。并且，为了使浮动栅极承载于元件隔离氧化膜6m、6n上，其厚度必须大于隧道氧化膜3和多晶硅膜4的膜厚之和。
以下，参照图1至图6与图11至图17，就图1中所示的半导体装置的制造方法进行说明。
如图2所示，为形成隧道氧化膜3，在硅衬底1上形成膜厚10nm左右的氧化硅膜。接着，在隧道氧化膜3上以膜厚30nm淀积含杂质磷的多晶硅膜4。此时，可以首先淀积不掺杂的多晶硅膜，然后对该不掺杂的多晶硅膜注入磷。再在多晶硅膜4上淀积氮化硅膜21。
参照图3，在氮化硅膜21上形成隔着间隔有开口24的光刻胶膜23。参照图4，以光刻胶膜23为掩模蚀刻氮化硅膜21。从而，通过开口24除去在光刻胶膜23露出的氮化硅膜21。然后，除去光刻胶膜23。
参照图5，以氮化硅膜21为掩模依次蚀刻多晶硅膜4、隧道氧化膜3及硅衬底1，在硅衬底1上形成预定形状的沟槽2m、2n。
参照图6，在沟槽2m、2n的内壁上进行按照热氧化法的氧化工序。通过该氧化工序，在沟槽2m、2n的侧壁与底面，形成内壁氧化膜26。并且，在沟槽2m、2n和硅衬底1的主表面1a之间的角部，硅衬底1氧化成圆弧形，在该部分上形成鸟嘴12。而且，在多晶硅膜4的两端与隧道氧化膜3相邻的位置上，多晶硅膜4氧化成圆弧形，在该部分上形成鸟嘴11。
在本实施例中，设多晶硅膜4的厚度为30nm，但可通过在大于0且小于50nm的范围内调节多晶硅膜4的膜厚来自由控制形成鸟嘴11的尺寸。就是说，可通过在预定范围内增大多晶硅膜4的厚度来使鸟嘴11的尺寸增大，且可通过减小多晶硅膜4的厚度来使鸟嘴11的尺寸减小。
并且，可通过适当地组配氧化工序中的氧化条件和多晶硅膜4的厚度来进一步自由地控制形成鸟嘴11的尺寸。
此时，发明人了解到将多晶硅膜4的厚度增加到50nm以上的值，也不能进一步增大鸟嘴11的尺寸的情况。并且，当多晶硅膜4的厚度大于50nm的场合，有可能在与纸面垂直的方向上相邻的含硅导电膜5之间发生短路。
参照图7，以50nm以上的膜厚形成多晶硅膜4。由于多晶硅膜4的厚度较大，在多晶硅膜4的顶面，即多晶硅膜4和含硅导电膜5所接触的一侧上，多晶硅膜4的两端氧化而形成鸟嘴27。
在这种场合，位于多晶硅膜4的顶面侧形成的鸟嘴27和多晶硅膜4的底面侧形成的鸟嘴11之间的多晶硅膜4p，在将含硅导电膜5沿纸面垂直的方向切断的垂直蚀刻中未被蚀刻而残留。因此，应切断的相邻的多晶硅膜4之间可能发生短路。
参照图8与图9，活性区51向一个方向延伸地形成。分别在下层存在含硅导电膜5与多晶硅膜4的控制栅极8a、8b，大致与活性区51延伸的方向垂直的方向延伸地形成。控制栅极8a、8b由隔离区52隔离。在多晶硅膜4和含硅导电膜5接触的一侧形成鸟嘴27。
参照图8与图10，在鸟嘴27的下方，残留因隔离区52而未被蚀刻的多晶硅膜4，从而有多晶硅膜4p。由于多晶硅膜4p，电气连接位于控制栅极8a、8b的下层的各多晶硅膜4。由此，在相邻的多晶硅膜4之间发生短路。
基于以上说明的理由，为形成所需尺寸的鸟嘴11，必须在大于0且小于50nm的范围内调节多晶硅膜4的厚度。
另外，由于在闪速存储器中，构成浮动栅极的多晶硅膜4在50nm以下时，浮动栅极的侧壁上不能充分形成浮动栅极和控制栅极之间的电容，所以再形成与多晶硅膜4相接的含硅导电膜5。另外，考虑到蚀刻等的折衷因素，含硅导电膜5的厚度最好为50nm至200nm左右。
参照图11，为形成元件隔离氧化膜6m、6n，采用等离子CVD(chemical vapor deposition)法淀积氧化硅膜，以填充沟槽2m、2n并覆盖氮化硅膜21的顶面。
参照图12，通过化学机械研磨法(CMPChemical MechanicalPolishing)，至少将图11所示的工序淀积的氧化硅膜研磨至使氮化硅膜21的顶面露出。从而，形成元件隔离氧化膜6m、6n，它们填充沟槽2m、2n，含有在与氮化硅膜21的顶面相同的平面上形成的顶面6a。
对于元件隔离氧化膜6m、6n，可通过增加氟酸等氧化膜的除去工序将隔离氧化膜的高度调整到所需的值。
参照图13，将由氧化硅膜的研磨而露出的氮化硅膜21，用热磷酸等来有选择地除去。由此，在位于硅衬底1的主表面1a上的元件隔离氧化膜6m、6n之间形成凹部9。
也可以在氮化硅膜21的除去工序后增加用以形成元件隔离氧化膜的等离子CVD膜的热固工序。由此，通过形成普通等离子CVD膜后进行的热固，可防止予想的来自氮化硅膜的氢等杂质的扩散。从而，能够提高隧道氧化膜的可靠性。
参照图14，为形成含硅导电膜5，淀积含杂质磷的多晶硅膜，填充凹部9并覆盖元件隔离氧化膜6m、6n的顶面6a。此时，可以先淀积不掺杂的多晶硅膜，然后在该不掺杂的多晶硅膜上注入磷。
参照图15，在以图14所示的工序淀积的多晶硅膜上，形成在元件隔离氧化膜6m、6n的上方有开口29的光刻胶膜28。参照图16，以光刻胶膜28为掩模蚀刻多晶硅膜，并形成有预定形状的含硅导电膜5。在元件隔离氧化膜6m、6n的顶面6a上，形成其侧壁由含硅导电膜5规定的凹部13m、13n。然后，除去光刻胶膜28。
参照图17，形成可覆盖凹部13m、13n及含硅导电膜5的顶面的ONO膜7。参照图1，淀积含杂质磷的多晶硅膜并形成控制栅极8，完全填充凹部13m、13n并覆盖ONO膜7。通过以上的工序，图1中所示的半导体装置得以完成。
另外，在本实施例中，形成在比硅衬底1的主表面1a高的位置上有顶面6a的元件隔离氧化膜6m、6n之后，再在硅衬底1的主表面1a上形成隧道氧化膜3。因此，隧道氧化膜3的两端不会成为在隔离区中陷入的形状。从而，以不产生电场集中的形状形成隧道氧化膜3，且能够实现具有所期待电学特性的半导体装置。
本发明实施例1的半导体装置的制造方法包括在硅衬底1的主表面1a上形成隧道氧化膜3的工序；在隧道氧化膜3上形成厚度大于0且小于50nm的多晶硅膜4的工序；将作为在隔着间隔的位置上使多晶硅膜4分别露出的掩模的氮化硅膜21，形成在多晶硅膜4上的工序；通过以氮化硅膜21为掩模依次蚀刻多晶硅膜4、隧道氧化膜3及硅衬底1来使多晶硅膜4的侧壁露出，同时在硅衬底1上形成沟槽2m、2n的工序；以及通过氧化多晶硅膜4的侧壁来使鸟嘴11形成在与隧道氧化膜3相邻的位置上的工序。
半导体装置的制造方法还包括在形成鸟嘴11的工序之后，形成填充沟槽2m、2n的元件隔离氧化膜6m、6n的工序；除去氮化硅膜21的工序；以及形成含硅导电膜5来覆盖多晶硅膜4及元件隔离氧化膜6m、6n的工序。
为确认隧道氧化膜3上形成的多晶硅膜4的厚度和隧道氧化膜上形成的鸟嘴11之间的关系，进行了以下实验。
参照图18，在硅衬底1上，依次形成由氧氮化硅膜(SiON)构成的隧道氧化膜3、作为图1中的多晶硅膜4的非晶硅膜36及氮化硅膜(SiN)37。此时，将非晶硅膜36以三种厚度形成。在氮化硅膜37上形成有预定图案形状的光刻胶膜(未作图示)。通过以该光刻胶膜为掩模进行蚀刻，形成预定形状的隧道氧化膜3、非晶硅膜36及氮化硅膜37。
如图19所示，进行对由图18所示的工序得到的构成部分进行氧化的工序。从而，在硅衬底1上，接连形成由LOCOS隔离法形成的隔离氧化膜38与隧道氧化膜3。在隔离氧化膜38和隧道氧化膜3相接的部分上，形成鸟嘴状的鸟嘴30。再如图20所示，依次除去氮化硅膜37与非晶硅膜36。
参照图21至图23，图21、图22及图23所示的鸟嘴30，分别是在图18中所示的非晶硅膜36的膜厚为30nm、50nm及70nm时得到的鸟嘴。另外，在隧道氧化膜3与隔离氧化膜38上，形成在图20所示的工序后设置的非晶硅膜31。
在比较鸟嘴30所具有的形成为鸟嘴状的部分所构成角度时，图22中所示的鸟嘴30的角度大于图21中所示的鸟嘴30的角度。并且，在图22与图23中所示的鸟嘴30中，形成鸟嘴状的部分所构成的角度没有大的变化。由以上结果可确认图1 8中所示的非晶硅膜36的厚度越大鸟嘴30形成为越大，但非晶硅膜36的厚度大于50nm时，大致看不到鸟嘴30的尺寸变化。
依据这种结构的半导体装置及其制造方法，以将多晶硅膜4淀积在隧道氧化膜3上的状态，对沟槽2m、2n的内壁进行氧化工序。因此，可通过在预定范围内调整多晶硅膜4的厚度来自由地控制鸟嘴11的尺寸。从而，可防止在隧道氧化膜3的两端产生电场集中，同时能够确实保证隧道氧化膜3以预定膜厚形成的部分，实现具有所期待的电学特性的半导体装置。
实施例2与实施例1的半导体装置相比，本发明实施例2的半导体装置具有基本相同的结构。只是在实施例2中的半导体装置中，图1中所示的多晶硅膜4含有磷。
参照图2，在实施例2的半导体装置中，隧道氧化膜3上以30nm膜厚淀积含杂质磷的多晶硅膜4。此时，将多晶硅膜4的含磷浓度调整至4×1020cm-3以下的范围内。众所周知，通过改变多晶硅膜4中的磷浓度来改变多晶硅膜4的氧化速度。一般，磷浓度越小多晶硅膜4的氧化速度越小，磷浓度越大多晶硅膜4的氧化速度越大。但是，在这样的磷浓度和多晶硅膜4的氧化速度之间的关系上，存在如下说明的磷浓度的上限值。
图24是表示硅的固体溶解度和温度之间的关系的曲线图(出处A.S.GROVE，“半导体装置的制造工艺与物理概念(Physics andTechnology of Semiconductor Devices)”)。参照图24，横轴为温度(单位℃)，纵轴表示固体溶解度(Solid solubility)(单位cm-3)。图24中的曲线36表示在某一温度上对硅注入磷时，可溶解于硅的磷的浓度与温度之间的关系。
由曲线36可知，随着温度的提高，在可溶解于硅的磷的浓度也增大，在温度1200(℃)附近可溶解磷的浓度成为4×1020cm-3。但是，温度提高至1200(℃)以上，就不能再增大可溶解的磷浓度，磷浓度反而降低。
基于以上说明的理由，可通过在4×1020cm-3以下的范围内调整向多晶硅膜4注入的磷浓度来改变多晶硅膜4的氧化速度。然后，可通过多晶硅膜4的氧化速度来自由地控制在多晶硅膜4上形成的鸟嘴11的尺寸。并且，可通过适当配合图6所示的氧化工序中的氧化条件、多晶硅膜4的厚度及向多晶硅膜4注入的磷浓度来进一步自由地控制形成鸟嘴11的尺寸。
依据这种结构的半导体装置，同样能够取得实施例1所记载的效果。并且，在实施例2中，也可以通过如向多晶硅膜4注入的磷浓度等参数来控制鸟嘴11的尺寸。因此，能以更大的自由度形成预定形状的鸟嘴11。另外，若要多晶硅膜具有导电性，最好使磷浓度达到1020cm-3的数量级。
另外，本实施例中，向多晶硅膜4注入杂质磷，但也可以按照半导体装置的结构，注入砷(As)或硼(B)等杂质。在这种场合，杂质的浓度越小其多晶硅膜4的氧化速度也越小，杂质浓度越大其多晶硅膜4的氧化速度也越大。因此，可通过调节向多晶硅膜4注入的杂质浓度来自由地控制鸟嘴11的尺寸。并且，若用不掺杂的多晶硅形成多晶硅膜4，则能更主动地抑制鸟嘴11的形成。
参照图25与图26，根据实施例1与2所记载的半导体装置的制造方法，在硅衬底1上的隧道氧化膜3上形成鸟嘴30，且由电子显微镜观察鸟嘴30的形状。但是，本例中在图1中所示的多晶硅膜4上，采用了非晶硅膜31。图25与图26所示的非晶硅膜31的膜厚相同，但图25所示的非晶硅膜31由以1×1020cm-3的浓度注入磷的掺杂的非晶硅形成，而图26所示的非晶硅膜31由不掺杂的非晶硅形成。
比较图25与图26中的鸟嘴30可知，图25所示的鸟嘴30大于图26所示的鸟嘴30。由此可确认，通过使用由不掺杂的非晶硅形成的非晶硅膜31能够抑制鸟嘴30的形成。
另外存在这样的疑问通过采用由不掺杂的非晶硅形成的非晶硅膜31，非晶硅膜31是否足以具有浮动栅极的作用，但基于以下的理由可断定不存在这样的问题。
在形成鸟嘴30之后，在非晶硅膜31的上面淀积相当于图1中所示的含硅导电膜5的含杂质的硅膜。以小于50nm的厚度形成非晶硅膜31，若考虑在制造过程的中途置于高温气氛中的情况，可认为该硅膜所含的杂质会向非晶硅膜31中移动。并且可以认为采用在非晶硅膜31上淀积不掺杂的硅膜后注入杂质的工序时，在该注入杂质的过程中，非晶硅膜31中也被注入杂质。
实施例3参照图27，与实施例1的半导体装置相比，实施例3中的半导体装置不包括图1中所示的多晶硅膜4。
实施例3的半导体装置的制造方法中，在实施例1的半导体装置的制造方法的图13所示的工序和图14所示的工序之间，进行图28所示的的工序。以下，省略对重复的制造工序的说明。
参照图28，通过除去氮化硅膜21来有选择地除去露出的多晶硅膜4。
依据本发明实施例3的半导体装置的制造方法，在除去氮化硅膜21的工序后，还设有除去多晶硅膜4的工序。
依据这种结构的半导体装置的制造方法，同样能够取得实施例1所记载的效果。并且，由于在起到形成所需形状的鸟嘴11的作用后除去多晶硅膜4，能够消除由多晶硅膜4和含硅导电膜5之间生成的接触电阻与界面能级(interface level)而产生的影响。
实施例4
与实施例1的半导体装置相比，本发明实施例4的半导体装置具有基本相同的结构。如图29所示，实施例4的半导体装置，在图1所示的半导体装置上还设有侧壁41。
在硅衬底1的内部，隔着预定间隔形成在一个方向延伸的沟槽42m、42n。各沟槽42m、42n彼此平行地延伸。侧壁由含硅导电膜5、多晶硅膜4、隧道氧化膜3及硅衬底1规定，其底面43b由硅衬底1规定的凹部43m、43n各自与沟槽42m、42n相接。
在凹部43m、43n的底面43b上，形成以TEOS(Tetra Ethyl OrthoSilicate四乙基原硅酸盐)等为原料的氧化硅膜构成的侧壁41与凹部43m、43n的侧壁相接触。侧壁41上有这样的表面随着接近底面43b，该表面到凹部43m、43n的侧壁的距离越大。该表面从凹部43m、43n的上方圆弧形延伸且与沟槽42m、42n的侧壁接连形成。
形成由氧化硅膜构成的元件隔离氧化膜6m、6n，完全填充凹部43m、43n及沟槽42m、42n的内部。
本发明实施例4的半导体装置中还包括在对作为第一与第二沟槽的沟槽42m、42n的侧面加以规定的硅衬底1的部分上有连续表面的、与多晶硅膜4与隧道氧化膜3的侧壁接触地形成的侧壁41。
实施例4的半导体装置的制造方法，在实施例1的半导体装置的制造方法的图2至图4所示的工序之后，进行图30至图36所示的工序。然后，进行实施例1的半导体装置的制造方法的图14至图17所示的工序。以下，省略对重复的制造工艺的说明。
参照图30，以氮化硅膜21为掩模，依次蚀刻多晶硅膜4、隧道氧化膜3及硅衬底1。从而，形成由硅衬底1规定底面43b的凹部43m、43n。
参照图31，淀积以TEOS等为原料的氧化硅膜，填充凹部43m、43n并覆盖氮化硅膜21。对该氧化硅膜进行各向异性蚀刻，形成预定形状的侧壁41。形成的侧壁41覆盖凹部43m、43n的底面43b的一部分，并使其它部分露出。
参照图32，以侧壁41为掩模蚀刻硅衬底1，在硅衬底1上形成沟槽42m、42n。
参照图33，对沟槽42m、42n的内壁进行采用热氧化法的氧化工序。通过该氧化工序，在沟槽42m、42n的侧壁与底面上，形成内壁氧化膜45。并且，也对隔着侧壁41与隧道氧化膜3的两端相邻的硅衬底1与多晶硅膜4进行氧化。从而，在隧道氧化膜3的两端上形成具有预定形状的鸟嘴11、12。
在上述氧化工序中，可通过调节从隧道氧化膜3的侧壁到侧壁41的圆弧状延伸的表面的距离，换言之通过调节侧壁41形成的宽度来自由地控制在隧道氧化膜3上形成的鸟嘴11、12的尺寸。就是说，通过增大侧壁41形成的宽度来减小硅衬底1与多晶硅膜4被氧化的程度，能够减小鸟嘴11、12的尺寸。相反，通过减小侧壁41形成的宽度来增大硅衬底1与多晶硅膜4被氧化的程度，能够增大鸟嘴11、12的尺寸。并且，通过适当地组配上述氧化工序中的氧化条件、多晶硅膜4的厚度及侧壁41所形成的宽度，能进一步自由地控制鸟嘴11、12的形成尺寸。
参照图34，为形成元件隔离氧化膜6m、6n，采用等离子CVD法淀积氧化硅膜以填充沟槽2m、2n及凹部43m、43n并覆盖氮化硅膜21的顶面。
参照图35，用化学机械研磨法，研磨由在图34所示的工序中淀积的氧化硅膜，直至至少使氮化硅膜21的顶面露出。从而，形成填充沟槽2m、2n及凹部43m、43n的元件隔离氧化膜6m、6n，它们有在氮化硅膜21的顶面相同的平面上形成的顶面6a。
参照图36，用热磷酸等有选择地除去由对氧化硅膜的研磨而露出的氮化硅膜21。由此，在位于硅衬底1的主表面1a上的侧壁41之间形成凹部9。
在本发明实施例4的半导体装置的制造方法中，形成沟槽42m、42n的工序包括以氮化硅膜21为掩模，依次蚀刻多晶硅膜4、隧道氧化膜3及硅衬底1，形成由硅衬底1规定底面43b的凹部43m、43n的工序；形成与多晶硅膜4和隧道氧化膜3的侧壁相接触、且覆盖凹部43m、43n的底面43b的一部分并使凹部43m、43n的底面43b的其它部分露出的、作为侧壁绝缘膜的侧壁41的工序；以及以侧壁41为掩模，通过蚀刻从侧壁41露出的硅衬底1的部分来形成沟槽42m、42n的工序。
依据这种结构的半导体装置及其制造方法，能够取得实施例1所记载的效果。此外，由于在氧化工序中隧道氧化膜3的侧壁被侧壁41所覆盖，可防止隧道氧化膜3曝露在氧化气氛中。从而，不使隧道氧化膜3被直接氧化，因此能够将隧道氧化膜3以保持所需特性的状态进行保护。并且，可通过调节形成侧壁41的宽度来控制鸟嘴11、12形成的尺寸。因此，能以更大的自由度形成具有预定形状的鸟嘴11、12。
并且，通过形成侧壁41，在位于元件隔离氧化膜6m、6n之间的活性区的硅衬底1上，形成台肩部分(凹部43m的底面43b)。因此，在活性区中形成达到硅衬底1的主表面1a的接触孔的工序中，即使在掩模未对准时，也能抑制接触孔穿透沟槽42m、42n的底面。从而，能够防止填充接触孔的导电膜与硅衬底1的短路。
实施例5参照图37，与实施例4的半导体装置相比，实施例5的半导体装置不包括图29中所示的多晶硅膜4。
实施例5的半导体装置的制造方法中，在实施例4的半导体装置的制造方法的图36所示的工序后，进行图38所示的工序。然后，进行实施例1的半导体装置的制造方法的图14至图17及图1所示的工序。以下，省略对重复的制造工序的说明。
参照图38，通过除去氮化硅膜21来有选择地除去露出的多晶硅膜4。
依据这种结构的半导体装置的制造方法，同样能够取得实施例1、3及4所记载的效果。
实施例6参照图39，与实施例4的半导体装置相比，实施例6的半导体装置中没有图29所示的侧壁41。
实施例6的半导体装置的制造方法，在实施例4的半导体装置的制造方法的图32所示的工序和图33所示的工序之间，进行图40所示的工序。以下，省略对重复的制造工序的说明。
参照图40，有选择地除去由以TEOS等为原料的氧化硅膜构成的侧壁41。
本发明实施例6的半导体装置的制造方法，在形成鸟嘴11、12的工序之前，还设有除去侧壁41的工序。
依据这种结构的半导体装置，能够取得实施例1所记载的效果。此外，为形成鸟嘴11、12，在进行预定的氧化工序之前除去侧壁41，因此，不会形成侧壁41和隧道氧化膜3的侧壁相接触的结构。因而，能防止形成侧壁41的TEOS中所含的碳向形成隧道氧化膜3的氧化硅膜移动，从而不使隧道氧化膜3的特性受到影响。
实施例7参照图41，与实施例4的半导体装置相比，实施例7的半导体装置中没有图29中所示的侧壁41与多晶硅膜4。
实施例7的半导体装置的制造方法中，在实施例4的半导体装置的制造方法的图32所示的工序和图33所示的工序之间，进行实施例6中说明的图40所示的工序。另外，在实施例4的半导体装置的制造方法的图36所示的工序之后进行图42所示的工序。然后，进行实施例1的半导体装置的制造方法的图14至图17及图1所示的工序。以下，省略对重复的制造工序的说明。
参照图42，通过除去氮化硅膜21来有选择地除去露出的多晶硅膜4。
依据这种结构的半导体装置的制造方法，同样能够取得实施例1、3及6所记载的效果。
实施例8本发明实施例8的半导体装置的制造方法，设有与实施例1的半导体装置的制造方法完全相同的工序。只是在实施例8中，特别针对实施例1中省略说明的硅衬底1上形成阱区的工序进行说明。
参照图2，在硅衬底1上形成隧道氧化膜3之前，先在硅衬底1上形成照相制版的对准用标记，并形成用以保护硅衬底1的表面的氧化膜。以该对准用标记为基准，形成在预定部位上有开口的光刻胶膜。以光刻胶膜为掩模，向硅衬底1注入磷等杂质并形成阱区。然后，进行实施例1所记载的图2所示的工序。
本发明实施例8的半导体装置的制造方法，在形成隧道氧化膜3的工序之前，还包括向硅衬底1注入杂质形成阱区的工序。
依据这种结构的半导体装置的制造方法，在形成隧道氧化膜3的工序之前，进行用以形成阱区的杂质注入。通过采用这样的工序，隔着隧道氧化膜3杂质不会被注入。因此，可防止因隧道氧化膜3上的杂质注入导致的隧道氧化膜3的恶化。
实施例9与实施例8的半导体装置的制造方法相比，本发明实施例9的半导体装置的制造方法的不同之处在于进行在硅衬底1上形成阱区的工序的时间。
参照图13，在除去氮化硅膜21之后，以沟槽2m、2n为基准形成在预定位置上有开口的光刻胶膜。以光刻胶膜为掩模，通过多晶硅膜4与隧道氧化膜3，向硅衬底1注入磷等杂质形成阱区。然后，进行实施例1中的图14所示的工序。
本发明实施例9的半导体装置的制造方法，在除去氮化硅膜21的工序后，还设有在硅衬底1上注入杂质来形成阱区的工序。
依据这种结构的半导体装置的制造方法，以沟槽2m、2n为基准，在预定位置上形成阱区。因此，无需进行实施例8中说明的形成对准用标记的工序与形成用以保护硅衬底1的表面的氧化膜的工序。从而，可减少半导体装置的制造工序。
以上对本发明进行了详细的说明，但应当明白说明内容仅为举例而已，并不对本发明构成限制，本发明的精神和范围由所附的权利要求书加以规定。
权利要求
1.一种半导体装置，其中设有含有主表面并在该主表面上隔着间隔形成第一与第二沟槽的半导体衬底；填充所述第一与第二沟槽的第一与第二隔离绝缘膜，在位于所述第一隔离绝缘膜和所述第二隔离绝缘膜之间的所述主表面上形成的、含有分别与所述第一隔离绝缘膜和所述第二隔离绝缘膜接触的鸟嘴状端部的含硅的栅绝缘膜，以及在所述栅绝缘膜上形成的、在所述第一隔离绝缘膜和所述第二隔离绝缘膜之间的中间部有大于0且小于50nm的厚度的、在所述端部上厚度薄于所述厚度的硅膜。
2.如权利要求1所述的半导体装置，其特征在于还包括与所述硅膜相接的含硅的导电膜。
3.如权利要求2所述的半导体装置，其特征在于所述第一与第二隔离绝缘膜各自含有第二顶面，所述主表面到所述第二顶面的距离在至少为20nm。
4.如权利要求2所述的半导体装置，其特征在于所述第一与第二隔离绝缘膜各自含有第二顶面，所述主表面到所述第二顶面的距离，至少为所述栅绝缘膜的厚度和所述硅膜的厚度之和。
5.如权利要求2所述的半导体装置，其特征在于所述导电膜的厚度至少为50nm且至多为200nm。
6.如权利要求2所述的半导体装置，其特征在于所述第一与第二隔离绝缘膜各自含有第二顶面，所述导电膜至少覆盖所述第二顶面的一部分。
7.如权利要求1所述的半导体装置，其特征在于所述栅绝缘膜含有第一顶面，所述第一与第二隔离绝缘膜各自含有第二顶面，所述主表面到所述第二顶面的距离，大于所述主表面到所述第一顶面的距离。
8.如权利要求1所述的半导体装置，其特征在于所述硅膜含有磷。
9.如权利要求1所述的半导体装置，其特征在于还包括侧壁绝缘膜，该膜含有与规定所述第一与第二沟槽的侧面的所述半导体衬底的部分相接的表面，并形成得与所述硅膜与所述栅绝缘膜的侧壁相接触。
全文摘要
本发明的半导体装置中设有含有主表面(1a)并在该主表面(1a)上隔着间隔形成沟槽(2m、2n)的硅衬底(1)；填充沟槽(2m、2n)的元件隔离氧化膜(6m、6n)；在位于元件隔离氧化膜(6m)和元件隔离氧化膜(6n)之间的主表面(1a)上形成的、含有分别与元件隔离氧化膜(6m)和元件隔离氧化膜(6n)接触的鸟嘴形状的鸟嘴(11)的隧道氧化膜(3)；以及在隧道氧化膜(3)上形成的、在元件隔离氧化膜(6m)和元件隔离氧化膜(6n)之间的中间部有大于0且小于50nm的厚度的、在鸟嘴(11)上厚度薄于上述厚度的硅膜即多晶硅膜4。从而，提供在栅绝缘膜上以所期待尺寸形成鸟嘴的、栅绝缘膜的电气特性良好的半导体装置。
文档编号H01L21/8247GK1518125SQ0314346
公开日2004年8月4日 申请日期2003年9月25日 优先权日2003年1月29日
发明者角野润, 清水悟 申请人:株式会社瑞萨科技