专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种具备场效应型晶体管的半导体器件。
背景技术：
从来，采用场效应型晶体管制造半导体器件。至于这样的半导体器件，从与半导体衬底主表面垂直的方向观看时，在被器件隔离部分包围的元件形成区内，设置一个场效应型晶体管。例如，在元件形成区内仅设置P沟道型晶体管，而不设置其它元件的构造。
在上述这样的元件形成区，在仅形成一个场效应型晶体管构造的半导体器件中，需要通过元件隔离部分分成一个一个晶体管。因此，不可能缩小与半导体衬底主表面平行方向的面积。
发明内容
本发明的目的是提供一种能使与半导体衬底主表面平行的平面上的元件微细化构造的半导体器件。
本发明的半导体器件具备，从对半导体衬底主表面垂直方向观看时，包围元件形成区，同时电隔离一元件形成区与另一元件形成区的元件隔离部分；和设于元件形成区的多个元件。并且，多个元件包括起锁存电路的大尺寸开关作用的第1场效应型晶体管和第2场效应型晶体管。并且，该半导体器件是在第1场效应型晶体管和第2场效应型晶体管中任一方的下侧完全耗尽的状态下使用的。并且，第1场效应型晶体管和第2场效应型晶体管共用源区或漏区。
倘若采用上述构成，就能缩小形成锁存电路的大尺寸开关的元件形成区面积。因此，能够使半导体器件微细化。
本发明第2方面的半导体器件具备具有第1导电型沟道区的第1场效应型晶体管；和具有与第1导电型相反导电型的第2导电型沟道区的第2场效应型晶体管。
并且，该半导体器件要形成为，第1场效应型晶体管的栅电极和第2场效应型晶体管的漏电极由整体性形成的同一导电层构成，并在规定方向连续直线性延伸。并且，该半导体器件要形成为，第1场效应型晶体管的源电极和第2场效应型晶体管的源电极由整体性形成的同一导电层构成，并在规定方向连续直线性延伸。
并且，第1场效应型晶体管的源电极与第2场效应型晶体管的漏电极之间的电位差大约为第1场效应型晶体管的栅电极与源电极之间的电位差。
并且，第2场效应型晶体管漏电极下侧的第2导电型杂质扩散区与第1场效应型晶体管栅电极下侧的第2导电型杂质扩散区之间的穿通电压比第1场效应型晶体管源电极与第2场效应型晶体管漏电极之间的电位差要大。
倘若采用上述这种构成，就能使第1场效应型晶体管与第2场效应型晶体管之间的距离极其接近。因此，能够缩小元件形成区面积。
图1是用于说明实施例1的半导体器件构造图。
图2是实施例1的半导体器件电路图。
图3是用于说明实施例1半导体器件工作时形成的耗尽层图。
图4是用于说明实施例1半导体器件工作时形成的耗尽层图。
图5是用于说明实施例2的半导体器件构造图。
图6是实施例2的半导体器件电路图。
图7是用于说明实施例3的半导体器件工作时形成的耗尽层图。
图8是用于说明实施例3半导体器件工作时形成的耗尽层图。
图9是实施例3的半导体器件电路图。
图10和图11是用于说明实施例4的半导体器件构造图。
图12是实施例4的半导体器件电路图。
图13到16是用于说明实施例5到8的半导体器件构造图。
具体实施例方式
以下，用图说明本发明实施例的半导体器件。
(实施例1)首先，利用图1～图4说明实施例1的半导体器件构造。如图1所示，本实施例的半导体器件具备P-型半导体衬底1、从P-型半导体衬底1主表面直到规定深度而形成的N-型外延层2。并且，本实施例的半导体器件具备在N-型外延层2内，从P-型半导体衬底1主表面直到规定深度的P+型杂质扩散区3；和在P+型杂质扩散区3上部形成的P+型杂质扩散区3a。
并且，在P+型杂质扩散区3a的横侧，与P+型杂质扩散区3a邻接形成P-型杂质扩散区4。并且，在距P-型杂质扩散区4侧面规定距离，形成N+型杂质扩散区5。与N+型杂质扩散区5邻接，形成P+型杂质扩散区6。设置源电极Vdd电极8，使其分别连接N+型杂质扩散区5和P+型杂质扩散区6。
并且，在P+型杂质扩散区6的侧方，距P+型杂质扩散区6分开规定距离形成P-型杂质扩散区11。并且，在半导体衬底1上边，形成将P+型杂质扩散区6与P-型杂质扩散区11之间的区域作为沟道区的栅电极Vg19。在P-型杂质扩散区11的内侧区域，形成P+型杂质扩散区7。在P+型杂质扩散区7的上面，连接漏电极Vd110。
并且，在P-型杂质扩散区11的侧方，隔开规定距离，形成P+型杂质扩散区12。形成将P+型杂质扩散区12与P-型杂质扩散区11之间的区域作为沟道区的栅电极Vg113。与P+型杂质扩散区12邻接，形成N+型杂质扩散区14。并且，与N+型杂质扩散区14邻接，形成P+型杂质扩散区16。形成源电极Vdd15，使其分别接到P+型杂质扩散区12、N+型杂质扩散区14和P+型杂质扩散区16。
并且，距P+型杂质扩散区16，隔开规定距离，形成P-型杂质扩散区19。形成将P-型杂质扩散区19与P+型杂质扩散区16之间的区域作为沟道区的栅电极Vg217。并且，在P-型杂质扩散区19的内侧区域，形成P+型杂质扩散区18。并且，将漏电极Vd220连接到P+型杂质扩散区18内。距P-型杂质扩散区19隔开规定距离形成P+型杂质扩散区22。形成将P+型杂质扩散区22与P-型杂质扩散区19之间的区域作为沟道区的栅电极Vg221。
并且，与P+型杂质扩散区22邻接设置N+型杂质扩散区23。将源电极Vdd24分别与P+型杂质扩散区22和N+型杂质扩散区23连接起来。在N+型杂质扩散区23的侧方，在距N+型杂质扩散区23规定距离，形成P-型杂质扩散区25。并且，P-型杂质扩散区25邻接P+型杂质扩散区3a。P+型杂质扩散区3a，其下侧设置P+型杂质扩散区3。另外，P+型杂质扩散区3a连到接地电极。
上述半导体器件，以N+型杂质扩散区14为境界，左侧构成场效应PMOS1(P Channel Metal Oxide SemiconductorP沟道金属氧化物半导体)，右侧构成场效应PMOS2。另外，所谓场效应PMOS(NMOS)，意思是栅绝缘膜由LOCOS(LDCal oxidation of Silicon硅局部氧化)场氧化膜构成的MOS晶体管。另外，本说明书中，图中没有画出栅电极与半导体衬底之间形成的栅绝缘膜。
倘若采用上述这种半导体器件，作为锁存电路的大尺寸开关的场效应PMOS1和场效应PMOS2与连到源电极Vdd15的P+型杂质扩散区12、N+型杂质扩散区14以及P+型杂质扩散区16共用。因此，与现有技术比较，缩小了与元件形成区的半导体衬底1主表面平行方向的面积。其结果，可使半导体器件微细化。另外，所谓大尺寸开关，假定在电源电极(高电位侧)与接地电极(低电位侧)之间串联连接2个开关元件的场合，意味着连接到电源电极(高电位侧)一侧的开关。
另外，图2是用于表示如何使用图1所示构造的半导体器件作为电路(锁存电路)的图。并且，所谓锁存电路的大尺寸开关，就是对与图2中所示的施加锁存电路电压Vdd的电极连接起来的一侧，至于本实施例的锁存电路，场效应PMOS1、场效应PMOS2和场效应PMOS3相当于大尺寸开关。
图3中用虚线表示，给栅电极Vg217、21施加阈值电压以上的电压，漏电极Vd220的电压变成Vdd，同时给栅电极Vg19、13施加阈值电压以下的电压，在漏电极Vd110的电压变成0时形成的耗尽层。并且，图4中，周虚线表示在给栅电极Vg19、13施加阈值电压以上的电压，漏电极Vd110的电压变成Vdd，同时给栅电极Vg217、21施加阈值电压以下的电压，在漏电极Vd220的电压变成0时，形成的耗尽层。
由图3和图4可知，当锁存电路为断开状态时，由于耗尽层分别从P-型半导体衬底1和P-型杂质扩散区4、6、11、12、16、19、22、25延伸，使N-型外延层2完全耗尽。所以，N-型外延层2的表面电场变得不严格。
并且，从P-型半导体衬底1一侧延伸的耗尽层不会到达P-型杂质扩散区4、6、11、12、16、19、22、25。这样的作用，是伴随使叫做DOUBLE RESURF(双重整表面)的表面电场不严格的构造而产生的作用，并记载于特开平10-4143号公报中。只要满足使表面电场不严格的DOUBLE RESURF条件，元件耐压就变成垂直于半导体衬底主表面方向的一维耐压。于是，元件耐压由P-型半导体衬底1与N-型外延层2之间的耐压来决定。
因此，可以通过调整P-型半导体衬底1和N-型外延层2各自的杂质浓度，很容易改变耐压。因此，可耐压可为1000V以上。其结果，按照本实施例的锁存电路，就能够把逻辑信号转换为大约1000V的数字信号。因此，本实施例以及以下说明的各实施例的锁存电路，作为构成MEMS(Mcro Electro Mechanical System微电机械系统)驱动源的静电感应力或压电电力的驱动电路是极其有用的。
(实施例2)接着，利用图5，说明实施例2的半导体器件构造。在实施例2的半导体器件中，与实施例1的图1中所示的半导体器件构造大体同样。但是，在本实施例的半导体器件构造中，仅在P+型杂质扩散区18内形成N+型杂质扩散区28方面，与实施例1的图1中所示的半导体器件不同。
所以，本实施例的半导体器件，在源电极Vdd15的右侧，不是场效应PMOS2，而是形成P沟道IGBT(Insulated Gate Bipolartransistor绝缘栅双极晶体管)。就该P沟道IGBT而言，由于P+型杂质扩散区18与N+型杂质扩散区28之间发生正向偏压，起着将N+型杂质扩散区28作为发射极的NPN晶体管作用。因此，借助于NPN晶体管，放大hFE倍电流。
对于上述这种本实施例的半导体器件来说，连接到源电极Vdd15的P+型杂质扩散区12、N+型杂质扩散区14和P+型杂质扩散区16，通过作为锁存电路的大尺寸开关的场效应PMOS1和场效应P沟道IGBT进行共用。因此，能够缩小在与半导体衬底1主表面平行的平面上的元件形成区面积。其结果，可使半导体器件微细化。
并且，因为P沟道IGBT的接通电阻相当地小，不需要设置如图2所示的这种输出用PMOS3。所以，比起实施例1的半导体器件来还能进一步缩小与半导体衬底1主表面平行方向的元件形成区面积。
另外，图6中示出把图5所示的半导体器件构造如何用于锁存电路的电路图。
(实施例3)接着，利用图7，说明本实施例的半导体器件构造。
本实施例的半导体器件因为与图1所示实施例1的半导体器件大体同样的构造，所以只说明与实施例1的半导体器件构造不同的部分。在源电极Vdd15左侧区域的场效应PMOS2的构造，与实施例1的场效应PMOS1的构造完全同样。本实施例的半导体器件构造，其以下事项与实施例1的半导体器件构造不同。
在N+型杂质扩散区14的近旁，形成P-型杂质扩散区31。邻接P-型杂质扩散区31形成P+型杂质扩散区32。并且，在P+型杂质扩散区32内形成N+型杂质扩散区33。P+型杂质扩散区32和N+杂质扩散区33两者都连接着电极Vout38。并且，在P+型杂质扩散区32的横侧，距P+型杂质扩散区32隔开规定距离，形成P+型杂质扩散区34。
在P+型杂质扩散区34内，形成N+杂质扩散区35。并且，设置以P+型杂质扩散区32与P+型杂质扩散区34之间区域为沟道区域的栅电极Vg439。将漏电极Vout38连接到P+型杂质扩散区32。并且，将漏电极Vout40连接到P+型杂质扩散区34。
并且，邻接P+型杂质扩散区34形成P-型杂质扩散区30。在P-型杂质扩散区30的侧方，距P-型杂质扩散区30隔开规定距离形成N+型杂质扩散区37。将源电极Vdd41连接到N+型杂质扩散区37。
对上述这样的本实施例半导体器件来说，也通过作为锁存电路的大尺寸开关的场效应PMOS2和NMOS4(N Channel Metal OxideSemiconductorN沟道金属氧化物半导体)，共用连接到源电极Vdd15的P+型杂质扩散区12、N+型杂质扩散区14和P-型杂质扩散区31。所以，能够缩小在与半导体衬底1主表面平行的平面上的元件形成区面积。其结果，即使按照本实施例的半导体器件，也能使半导体器件微细化。
并且，NMOS与PMOS比较，电荷迁移率大3倍。因此，NMOS相对PMOS，可以缩小在半导体衬底1主表面平行方向的面积。
并且，就图7来，图中以虚线表示在给栅电极Vg19、13施加阈值电压以下的电压，漏电极Vd210的电压为0，同时给栅电极Vg439施加阈值电压以上的电压，漏电极Vout38、40的电压变成了Vdd时所形成的耗尽层。
进而，图8表示与图7所示构造的半导体器件完全同样的半导体器件构造。就图8来说，图中以虚线表示，在给栅电极Vg19、13施加阈值电压以上的电压，漏电极Vd210的电压为Vdd，同时给栅电极Vg439施加阈值电压以下的电压，漏电极Vout的电压变成了0时所形成的耗尽层。
另外，图9表示用于表示如何把图7和图8中所示半导体器件使用于电路(锁存电路)中的电路图。该锁存电路中，设有用于保护NMOS4的栅电极Vg439的稳压(齐纳)二极管这点跟实施例1或2的半导体器件电路图不同。
并且，图7和图8中，虽然没有叙述场效应PMOS2，但是通过场效应PMOS2、场效应PMOS1和NMOS4，把连接到源电极Vdd15的P+型杂质扩散区12、N+型杂质扩散区14和P-型杂质扩散区31共用起来也行。
(实施例4)接着，利用图10～图12，说明实施例4的半导体器件。关于实施例4的半导体器件，跟图7或图8所示实施例3的半导体器件构造不同的部分只是NMOS4为场效应NMOS。给该场效应NMOS的栅电极Vg239施加电压0。并且，也给场效应PMOS2的漏电极Vd210施加电压0。这时，图10中以虚线表示所形成的耗尽层。
并且，就图11来说，给场效应PMOS2的漏电极Vd210施加电压Vdd，给场效应NMOS的栅电极Vd239施加电压Vdd。此时，图11中以虚线表示所形成的耗尽层。进而在图12，表示用于示出如何把图10和图11中所示半导体器件使用于电路中的电路图。
对上述这种本实施例的半导体器件来说，通过作为锁存电路的大尺寸开关的场效应PMOS2和场效应NMOS，把连接到源电极Vdd15的P+型杂质扩散区12和N+型杂质扩散区14共用起来。并且，在本实施例的半导体器件中，邻接设置连接到源电极Vdd15的N+型杂质扩散区14和连接到漏电极Vout38的P-型杂质扩散区31。所以，能够缩小与半导体衬底主表面平行方向的面积。其结果，按照本实施例的半导体器件构造，也能使元件形成区微细化。
另外，本实施例的锁存电路中，如图12所示，把实施例3的图9所示锁存电路的NMOS置换成场效应NMOS。场效应NMOS比NMOS耐压要大。所以，不使用用于保护在图9所示锁存电路中使用的NMOS的稳压二极管。
(实施例5)利用图13，说明实施例5的半导体器件。图13是表示改变图7～图9中所示实施例3的半导体器件的场效应PMOS2和NMOS4的平面性配置的结构图。另外，图13是从对半导体衬底1主表面垂直的方向观看时典型地描绘半导体衬底主表面近旁的图。
对于图13所示的构造，给予标号的各部分与图7～图9所示构造中给予相同标号的各部分具有同样的功能。即，图13中所示的半导体器件和图7～图9中所示的半导体器件，虽然功能相同，但是各部位配置不同。
如图13所示，NMOS4的栅电极39和场效应PMOS2的漏电极10这样形成，即由整体地形成的同一导电层构成，并沿规定方向连续直线性延伸。NMOS4的源电极15、41和场效应PMOS2的源电极8、15要这样形成，即由整体地形成的同一导电层构成，并沿规定方向连续直线性延伸。
NMOS4的源电极15、41与场效应PMOS2的漏电极10之间的电位差，大约是NMOS4的栅电极39与源电极15、41之间的电位差。
因此，本实施例的半导体器件要这样构成，即使其在按图13所示这种配置形成NMOS4和场效应PMOS2的场合，场效应PMOS2的漏电极10下侧的P+型杂质扩散区7与NMOS4的栅电极39下侧的P+型杂质扩散区32、34之间的穿通电压比NMOS4的源电极15、41与场效应PMOS2的漏电极10之间的电位差还要大。
因此，即使接近地设置NMOS4和场效应PMOS2，也能抑制在场效应PMOS2的漏电极10下侧的P+型杂质扩散区7与NMOS4的栅电极39下侧的P+型杂质扩散区32、34之间发生穿通。
(实施例6)接着，利用图14说明本实施例的半导体器件构造。
本实施例的半导体器件是跟实施例1中用图1示出的半导体器件构造大体同样的构造。但是，本实施例半导体器件的N+型杂质扩散区5、14、23要这样设置，使其同实施例1半导体器件的N+型杂质扩散区5、14、23比较，到达非常深的位置而且在非常宽广的区域范围，这一点与图1所示的半导体器件构造不同。
这样，采用形成既深又宽N+型杂质扩散区5、14、23的办法，在P-型半导体衬底1与P+型杂质扩散区6、12、16、22之间，就该存在N+型杂质扩散区5、14、23。由此，可取得能够抑制由P+型半导体衬底1、N-型外延层2与P+型杂质扩散区6、12、16、22构成的寄生V-PNPTr工作的效果。
(实施例7)接着，利用图15，说明本实施例的半导体器件构造。
本实施例的半导体器件是跟用图1示出的实施例1半导体器件构造大体同样的构造。但是，在图15中所示本实施例的半导体器件构造中，有以下各点跟图1中所示的半导体器件构造不同。
形成N+杂质扩散区45，使其连接到N+型杂质扩散区14、P+型杂质扩散区12和P+型杂质扩散区16的下面。并且，形成N+杂质扩散区46，使其连接到P+型杂质扩散区22和N+型杂质扩散区23的下面。进而，形成N+杂质扩散区47，使其连接到N+型杂质扩散区5和P+型杂质扩散区6的下面。
对于这种构造的半导体器件，在P-型半导体衬底1与P+型杂质扩散区6、12、16、22之间，应该存在N+型杂质扩散区47、45、46。由此，可取得能够抑制由N-型外延层2与P+型杂质扩散区6、12、16、22构成的寄生V-PNPTr的工作的这个效果。
(实施例8)接着，利用图16，说明本实施例的半导体器件构造。
本实施例的半导体器件的构造是与图1中所示实施例1的半导体器件的构造大体同样的构造。但是，本实施例的半导体器件，跟图1中所示的半导体器件有以下各点不同。
在N-型外延层2与具有P-型杂质扩散区的半导体衬底1的边界线上，在P+型杂质扩散区12、N+型杂质扩散区14、和P+型杂质扩散区16的下方形成N+型杂质扩散区51。并且，在N+型杂质扩散区5和P+型杂质扩散区6的下方形成N+型杂质扩散区50。在N+型杂质扩散区23和P+型杂质扩散区22的下方形成N+型杂质扩散区52。
对上述这种半导体器件来说，在P-型半导体衬底1与P+型杂质扩散区6、12、16、22之间，应该存在N+杂质扩散区50、51、52。由此，可取得能够抑制由P-型半导体衬底1、N-型外延层2，以及P+型杂质扩散区6、12、16、22构成的寄生V-PNPTr工作的效果。
另外，上述各实施例的半导体器件中，示出在元件隔离部分内形成2个元件而该2个元件共用源区的构造。但是，对本发明的半导体器件而言，不限于2个元件，也可以包括3个以上的多个元件共用源区构造的半导体器件。
进而，在上述各实施例的半导体器件中，表示2个元件共用的杂质扩散区为源区的构造。但是，本发明的半导体器件，也可以是2个元件共用的杂质扩散区为漏区的构造，可获得能够缩小与半导体衬底主表面平行方向的元件面积的效果。
另外，在上述各实施例中，虽然给附图加上标号，但由于各附图中用同一标号表示的部分是具有同一功能的部分，因而在各实施例中，不再重复说明相同部分的功能。
并且，虽然各实施例的说明有所重复，但是实施例1～8的每一个分别记载的半导体器件特征中的一个特征，是在锁存电路的2个大尺寸开关之中任一方下侧完全耗尽的状态下使用的。
权利要求
1.一种半导体器件，具备从对半导体衬底(1)的主表面垂直的方向观看时，包围元件形成区，同时电隔离一元件形成区与另一元件形成区的元件隔离部分(3)；和设置于所述元件形成区的多个元件(S1、S2、S4、IGBT)，其特征是所述多个元件包括起锁存电路的大尺寸开关作用的第1场效应型晶体管(S1、S2)和第2场效应型晶体管(S2、S4、IGBT)；所述半导体器件是在所述第1场效应型晶体管(S1、S2)和所述第2场效应型晶体管(S2、S4、IGBT)中任一方的下侧完全耗尽的状态下使用的；以及所述第1场效应型晶体管(S1、S2)和第2场效应型晶体管(S2、S4、IGBT)共用源区或漏区(12、14、16)。
2.按照权利要求1所述的半导体器件，其特征是所述第1场效应型晶体管(S1)和所述第2场效应型晶体管(S2)各自是P沟道场效应型晶体管。
3.按照权利要求1所述的半导体器件，其特征是所述第1场效应型晶体管是P沟道场效应型晶体管(S1)，所述第2场效应型晶体管(IGBT)是P沟道绝缘栅双极晶体管。
4.按照权利要求1所述的半导体器件，其特征是所述第1场效应型晶体管是P沟道场效应型晶体管(S2)，所述第2场效应型晶体管是N沟道场效应型晶体管(S4)。
5.按照权利要求1所述的半导体器件，其特征是所述半导体器件具备第1导电型的半导体衬底(1)；在该第1导电型的半导体衬底(1)上边形成用以覆盖该第1导电型的半导体衬底(1)，并设置有所述第1场效应型晶体管(S1)和所述第2场效应型晶体管(S2)的第2导电型的杂质扩散层(12)；在该第2导电型的杂质扩散层(2)内形成，并与所述第1场效应型晶体管(S1)和第2场效应型晶体管(S2)中任一个的源电极或漏电极(15)连接的第1导电型的杂质扩散区(6、16、22)；以及在该第1导电型的杂质扩散区(6、16、22)与所述的半导体衬底(1)之间，杂质浓度比上述第2导电型的杂质扩散层(2)还高的第2导电型的杂质扩散区(45、46、47、50、51、52)。
6.一种半导体器件，具备具有第1导电型沟道区的第1场效应型晶体管(S4)和具有与所述第1导电型相反的导电型的第2导电型沟道区的第2场效应型晶体管(S2)；由整体地形成的同一导电层构成，并在规定方向用连续直线性延伸方式，形成所述第1场效应型晶体管(S4)的栅电极(39)和所述第2场效应型晶体管(S2)的漏电极(10)；以及同时由整体性形成的同一导电层构成，并在规定方向用连续直线性延伸方式，形成所述第1场效应型晶体管(S4)的源电极(15、41)和所述第2场效应型晶体管(S2)的源电极(8、15)，其特征是在所述第1场效应型晶体管(S4)的源电极(15、41)与所述第2场效应型晶体管(S2)的漏电极(10)之间的电位差，大约为上述第1场效应型晶体管(S4)的栅电极(39)与源电极(15、41)之间的电位差；以及上述第2场效应型晶体管(S2)的漏电极(10)下侧的第2导电型的杂质扩散区(7)与所述第1场效应型晶体管(S4)的栅电极(39)下侧的第2导电型的杂质扩散区(32、34)之间的穿通电压，比第1场效应型晶体管(S4)的源电极(15、41)与所述第2场效应型晶体管(S2)的漏电极(10)之间的电位差要大。
全文摘要
在作为锁存电路的大尺寸开关的场效应PMOS1与场效应PMOS2之间的区域，形成源电极V
文档编号H01L21/822GK1531106SQ0314861
公开日2004年9月22日 申请日期2003年6月20日 优先权日2003年3月10日
发明者寺岛知秀 申请人:三菱电机株式会社