专利名称：使用单独三端非易失存储元件的存储器阵列及其形成方法
技术领域：
本发明一般性地涉及存储器电路，尤其涉及包括多个三端非易失存储元件的存储器阵列。
背景技术：
在非易失存储器的制备中使用铁电材料的技术已经被提出。例如，授权给Wu等人的美国专利3,832,700描述了利用剩余极化的铁电薄膜作为存储机构的铁电存储器器件。这种结构可被看作类拟于常规的电可擦除存储器(EEPROM)。授权给Eaton Jr.的美国专利4,873,664描述了一种半导体存储器器件，它利用具有经晶体管耦合到位线的铁电电容器的存储单元，这更像常规的动态随机访问存储器(DRAM)。
像DRAM的存储单元结构和像EEPROM的单元结构都已经被建议用于铁电存储器产品中。现代铁电存储器产品几乎无一例外地应用了DRAM型的单元结构。这样的结构通过使存储电容器与硅器件区域分离，从而具有最小集成复杂度的优点，并且通过将铁电电容器堆叠在硅器件的顶部，从而具有提高单元密度的优点。
尽管这种类型的存储器易于制备，但是DRAM型的单元结构也具有几个不利因素，包含耦合噪声敏感性，耦合噪声生成，大功耗和低总体性能。至少部分地由于使用铁电电容器板式电极和需要特殊驱动电路，存储器器件的密度与常规DRAM相比更受限制。而且，因为在读写操作期间驱动电路必须能够驱动负载较大的线路，因此它特别慢。此外，进行读写操作需要提升的高电压信号。这导致信号线之间的显著噪声耦合，以及高功耗。尽管在密度、功耗和有关材料的问题方面最近已经取得了某些进展，然而在开发利用DRAM型单元结构的铁电存储器中仍然存在若干基本问题，这些问题阻碍了这种常规存储器在高密度、高速度和/或低功率的应用中的使用。
因此需要得到改进的非易失存储器阵，该存储器不存在上述提到的在常规非易失存储器阵列中出现的缺点。
发明内容
本发明提供了改进的非易失存储器阵列，它消除了在常规非易失存储器阵列中存在的至少某些缺点。本发明的存储器阵列使用了包含单独铁电器件的铁电存储器单元，因此提供较小的存储器单元，其中当其被引入存储器阵列中时，有利地产生与常规存储器结构相比的密度更高的存储器阵列。
根据本发明的一个方面，改进的非易失存储器阵列包括多个存储器单元，存储器单元中的至少一个包括用于存储至少一个存储器单元的逻辑状态的三端非易失存储元件。存储器阵列进一步包括多个在操作中耦合到存储器单元的写入线，用于在存储器阵列中选择性地写入一或多个存储器单元的逻辑状态，和多个在操作中耦合到存储器单元的位线和字线，用于选择性地在存储器阵列中读出和写入一或多个存储器单元的逻辑状态。存储器阵列最好被如此构造，使得不需要在操作中耦合到至少一个存储器单元中相应非易失存储元件的通过栅极(pass gate)。
根据本发明的另一个方面，形成非易失存储器阵列的方法包括下列步骤提供多个存储器单元，其中至少一个存储器单元包括用于存储至少一个存储器元件的逻辑状态的三端非易失存储元件；将存储器单元耦合到多个用于在存储器阵列中有选择性地读出和写入一或多个存储器单元的逻辑状态的写入线、位线和字线，其中存储器单元在操作中耦合到写入线、位线和字线，以致不需要被耦合到至少一个存储器单元中相应非易失存储元件的通过栅极。
本发明的这些和其它目的、特性和优点将通过下列举例说明的实施例中的细节描述变得明显。其中它们可结合附图一起阅读。
图1是描述根据本发明的一个方面形成的至少一部分示例性非易失存储器阵列的电气示意图。
图2是图解图1所示的存储器阵列的简化电路的电气示意图。
图3是根据本发明举例说明用于读出图1所示的存储器阵列中的选定存储器单元的示例性信号的逻辑时序图。
图4是根据本发明举例说明用于写入图1所示的存储器阵列中的选定存储器单元的示例性信号的逻辑时序图。
图5是描述根据本发明另一个方面形成的至少一部分示例性非易失存储器阵列的电气示意图。
图6是举例说明图5所示的存储器阵列的简化电路的电气示意图。
图7是根据本发明举例说明用于读出图5所示的存储器阵列中的选定存储器单元的示例性信号的逻辑时序图。
图8是根据本发明举例说明用于写入图5所示的存储器阵列中的选定存储器单元的示例性信号的逻辑时序图。
具体实施例方式
这里将针对这样的存储器结构背景描述本发明，其中该存储器结构使用多个存储器单元，每个存储器单元包括单独的铁电栅极场效应晶体管(FeGFET)器件。每个存储器单元中的FeGFET器件充当非易失存储元件，其中保持给定单元的逻辑状态而不需要消耗能量。然而应当理解，本发明并不限于这种或任何特定的存储器结构。而且更一般地，本发明可用于提供这样非易失存储器结构，该结构被构造成有利地不需要被耦合到至少一部分存储器单元中的存储元件的通过栅极。而且，本发明不限于被用作存储器单元的FeGFET器件。相反，任何展示出由施加的电场引起的可变电阻变化的三端存储元件均可用于本发明，其中在电场消失后仍保留电阻变化。
图1图解了根据本发明一个方面形成的至少一部分示例性非易失存储器结构100。存储器结构100最好包含多个存储器单元109a、109b、109c、109d、109e、109f、109g、109h和109i(这里被统称为109)。存储器阵列100进一步包含多个字线112、116和120，多个位线122、126和130，及多个写入线140、142、144、146和148，它们在操作中被耦合到存储器单元109，用于选择性地读出和写入阵列中一或多个存储器单元。位线122、126、130最好相互平行排列，并与字线112、116和120正交。例如，正如图所描述的那样，位线122、126和130可以在列(即垂直)的方向上排列，字线112、116和120可以在行(即水平)的方向上排列。字线140、142、144、146和148最好相对位线和字线对角排列，使得任何两个耦合到同一字线或位线的存储器单元不被耦合到同一写入线。通过将存储器阵列100的写入线140、142、144和146，字线112、116和120，及位线122、126和130连接到外围电路(没有示出)来形成完全的存储器电路，所述外围电路例如包含字驱动器，位驱动器/复用器，写入电路(例如解码器)，读出电路(例如，读出放大器)等等。
存储器单元109a、109b、109c、109d、109e、109f、109g、109h和109i中的每一个最好包含分别用于存储存储器单元的逻辑状态的对应FeGFET器件101a、101b、101c、101d、101e、101f、101g、101h和101i(这里统称为101)。每个FeGFET 101包含栅极端子，源极端子和漏极端子。由于FeGFET器件的双向性质，漏极端子和源极端子的指定基本上是任意的。因此，FeGFET的漏极端子和源极端子在这里被称为第一和第二漏极/源极端子。适用于本发明的FeGFET器件例如在题目为“使用铁电栅极场效应晶体管的非易失存储器”，与本申请同时提交的相关申请(IBM备案号为YOR920020071US1)中描述，这里参考引用了所述申请。应当理解，根据本发明可以类似地使用可选的铁电存储器件。
象在交叉点阵列结构中那样，存储器单元109最好耦合在相应位线和字线的相交处，尽管可以尝试可选的连接排列。具体地，FeGFET 101a被配置成其栅极端子连接到结点105a处的写入线144，其第一漏极/源极端子连接到结点107a的字线112，并且其第二漏极/源极端子连接到结点103a的位线122。类似地，FeGFET101b的栅极端子连接到结点105b的写入线142，第一漏极/源极端子连接到结点107b的字线116，第二漏极/源极端子连接到结点103b处的位线122。FeGFET 101c的栅极端子连接到结点105c处的写入线140，第一漏极/源极端子连接到结点107c处的字线120，第二漏极/源极端子连接到结点103c处的位线122。FeGFET 101d的栅极端子连接到结点105d处的写入线146，第一漏极/源极端子连接到107d处的字线112，第二漏极/源极端子连接到103d处的位线126。FeGFET 101e的栅极端子连接到结点105e处的写入线144，第一漏极/源端子连接到107e处的字线116，第二漏极/源极端子连接到103e处的位线126。FeGFET 101f的栅极端子连接到结点105f处的写入线142，第一漏极/源端子连接到107f处的字线120，第二漏极/源极端子连接到103f处的位线126。FeGFET 101g的栅极端子连接到结点105g处的写入线148，第一漏极/源极端子连接到107g处的字线112，第二漏极/源极端子连接到103g处的位线130。FeGFET 101h的栅极端子连接到结点105g处的写入线148，第一漏极/源极端子连接到107g处的字线112，第二漏极/源极端子连接到103g处的位线130。FeGFET 101h的栅极端子连接到结点105h处的写入线146，第一漏极/源极端子连接到107h处的字线116，第二漏极/源极端子连接到103h处的位线130。FeGFET 101i的栅极端子连接到结点105i处的写入线144，第一漏极/源极端子连接到107i处的字线120，第二漏极/源极端子连接到103i处的位线130。
存储器阵列100的重要优点是上述结构不需要耦合到存储器单元中FeGFET的通过栅极或场效应晶体管(FET)器件。这有利地允许形成较小的存储器单元，因此提供更密集的存储结构。
如下面进一步详细阐述的，存储器阵列100中的每个存储器单元109最好被使用在至少一个等待模式，读出模式或写入模式下。最好是，存储器单元保持在等待模式，直到请求进行读出或写入操作，之后一旦读写操作结束，就立即返回到等待模式。在等待模式操作中，保护存于FeGFET器件内的存储器单元状态(即维持)。FeGFET器件的健壮双稳态特性最好通过将FeGFET器件中铁电栅极电介质层上的电场减少到基本为零来获得。这可以例如通过电性连接FeGFET器件的栅极、漏极和源极端子至公共等电位电压Veq来完成，因此维持FeGFET中铁电栅极电介质层的电偶板子取向的均匀性。电场的不存在防止了FeGFET器件内任何域(即，电偶极子)的场感应反转，因此保护阵列中所有存储器单元的逻辑状态。
当处于等待模式时，存储阵列100中所有写入线140、142、144、146和148，字线112、116和120，位线122、126和130最好被保持在等电位电压Veq上，因此基本上将每个FeGFET 101的所有端子都耦合到公共电压电位Veq上。等电位电压Veq基本上可以是存储阵列的负电压(例如，地电压)和正(例如，VDD)电压供电导线之间的任何电压，最好是供电电压的大约一半(例如，VDD/2)。通过将所有写入线、字线和位线强置到同一电压，存储阵列100中没有驱动电位存在，因此维持与FeGFET 101相关的各个电偶极子的逻辑状态。因为每个FeGFET的偶极子取向限定了相应存储器单元的逻辑(即布尔)状态，处于等待模式的给定存储器单元的存储器状态是不变的。而且，因为当字线和位线处于等电位电压时没有电流流动，实际上在存储阵列100中没有功率消耗。
仅作为例子，现在将描述示例性存储阵列100中涉及选定存储器单元109e的读出操作。在下列的讨论中，正如以前所解释的，假定所有存储器单元(包括选定存储器单元109e)最初都处于等待操作模式。每个存储器单元都置于两种稳态之一(例如，状态1或状态2)。选定存储器单元109e的状态可以通过估计与之相应的FeGFET器件的漏极/源极的导电性来确定。只要确定电位小于铁电栅极电介质层的矫顽场，读出操作便是非破坏性的(即沟道状态将被维持)。因此，为了完成读出操作而不干扰存储器单元的现有状态，除开为了读出操作而部分选择选定存储器单元109e的字线116之外，写入线140、142、144、146和148，位线122、126和130，以及字线112和120最好被保持在等电位电压Veq上。如下面将进一步描述的，在读出操作期间，字线116最好被设置到稍微高于或低于等电位电压Veq的电压上。
给定FeGFET 101e的沟道区出现在FeGFET的第一和第二漏极/源极端子上，其中能够在与之耦合的相应字线116和位线126对其进行测量。图2描述的是存储器阵列100的简化示意图。如图所示，FeGFET器件109a、109b、109c、109d、109e、109f、109g、109h和109i的沟道区可以分别被模拟为阵列中耦合在相应位线和字线之间的电阻器151a、151b、151c、151d、151e、151f、151g、151h和151i(这里被统称为151)。例如，FeGFET 101e的沟道区被表示为在结点103e处耦合在位线126上和在结点107e处耦合在字线116上的电阻器151e。每个电阻器151的电阻值根据与之相关的FeGFET的逻辑状态变化，它表示FeGFET的两个可能的偶极子取向之一。如前所述，写入线140、142、144、146和148最好被保持在等电位电压Veq上，因此在图2中没有示出。
如本领域中所知的，给定存储器单元的状态能够通过检测技术确定，此技术最好强置电压并且并行测量信号电流(或反之亦然)。以这种方式，能够获得FeGFET的沟道区的电阻值，电阻值表示与之相应的存储器单元的逻辑状态。如前所述，选定存储器单元最好以等待状态开始，随后转换到读出状态。
继续参照图1和图2，为了在存储器阵列100中读出选定存储器单元109e，最好至少执行两个动作。第一个动作是，最好将对应于选定存储器单元109e的字线116驱动至高于或低于等电位电压Veq的电压电位。第二个动作是，当处于读出模式时，读出放大器(没有示出)被连接到与所选存储器单元109e相关的位线126。读出放大器最好将选定位线126上的电压箝位至等电位电压Veq状态，从而发出维持如电阻器151e所示的FeGFET 101e沟道区上的电压降所需的适当信号电流。理想情况下，仅在选定存储器单元109e上出现该电压降，特别是在相应FeGFET 101e的沟道区上出现。通过将其各自的字线112和120箝位至等电位电压Veq状态，连接到选定位线126的其它存储器单元109d和109f上的电压电位被理想地保持在0电压电位。因此，由读出放大器提供到位线126的信号电流基本上等于等电位电压Veq与字线116上的电压之间的电压差除以FeGFET 101e的沟道电阻。通过选定FeGFET 101e的沟道区的电流的结果符号表明检测电流是从位线126发出还是被位线126吸收。
最好是，没有明显的噪声电流通过连接到选定位线126的其它FeGFET 101d和101f，因为在这些未选定FeGFET上没有驱动电位存在。分别对应于这些其它存储器单元101d和101f的字线112和120最好被保持在与位线126相同的电位上，例如等电位电压Veq。通过一个或更多未选定存储器单元的噪声电流会干扰读出操作期间的检测，因为从读出放大器流出或流入的总电流主要是信号电流加上噪声电流分量。噪声电流主要源于存储阵列或与之相关的外围电路中的失配。在最坏情形下，总噪声电流会大于信号电流。
理想地，读出放大器在选定存储器单元(或若干存储器单元)上强置等电位电压Veq，并在未选定存储器单元上强置0电压。在这种情况下，检测的读出电流会仅取决于所选存储器单元109e的状态。然而不幸的是，例如用于箝位位线、字线和读出放大器至Veq状态的晶体管的阈值失配会在未选定存储器单元上产生小的偏移电压降，从而降低存储器阵列100的信噪比。为了减轻这个问题，可以使用自动归零(auto-zero)读出放大器(没有示出)校正这样的失配，例如作为偏移补偿方案。适合本发明使用的自动归零读出放大器已为本领域技术人员所知，因此，这样的读出放大器的细节讨论将不在这里阐述。
图3是根据本发明说明用于读出选定存储器单元109e的示例性信号的逻辑时序图。从图中可以明显地看出，除了连接到选定存储器单元109e的以外，所有的写入线140、142、146和148(包含选定写入线144)，以及位线122、130和字线112、120都被保持在等电位电压Veq上。在读出操作期间，最好在与选定存储器单元109e相关的位线126上强置基本上等于等电位电压Veq的电压，并且并行测量维持电压降所需的结果电流。基本上在同一时间，与所选存储器单元109e相关的字线116最好从等电位电压Veq转换到稍微小于或高于Veq的电压，但低于或大于Veq的程度不得超过与选定存储器单元109e中FeGFET 101e相关的矫顽电压VC(这里被定义为反转给定FeGFET的电偶极子取向所需的电压)，因此能够维持这个单元的逻辑状态。
再参考图1，将描述涉及选定存储器单元109e的写操作。如下所述，在选定存储器单元的写操作期间，为了反转FeGFET的电偶极子取向，电场被选择性地施加到与所选存储器单元109e相关的FeGFET器件101e的铁电栅极电介质层。等于或超过矫顽电压VC(如前面所述的，被定义为反转FeGFET的电偶极子取向所需的电压)的电压被用来产生写入选定FeGFET所需的电场。
当在给定FeGFET的铁电栅极电介质层上施加一负电位，并且该电位足以产生大于形成铁电栅极电介质层的材料的矫顽电场的电场时，铁电栅极电介质层以吸进空穴到FeGFET的沟道区的方式极化。因为沟道区最好由n-型材料形成，材料中额外空穴的存在降低了沟道的导电性。反之，由p-型材料形成的沟道区也是如此。由于铁电栅极电介质层中铁电材料的剩余极化，沟道区保持低导电状态，甚至在从器件清除栅极电位之后，或在栅极/源极-漏极电位趋于零时也是如此。因为当清除栅极电场时仍然维持低导电状态，这被认为是非易失状态。
可选地，足以产生高于矫顽电场的电场的正电位可以被施加在FeGFET的铁电栅极电介质层上。在这种情况下，铁电栅极电介质层以吸进电子(即负电荷载体)到沟道区的方式极化。此外，因为形成沟道区的材料最好是n-型材料，材料中额外电子的存在增加了沟道的导电性。如前所述，由于铁电栅极电介质层中材料的剩余极化，当栅极电场被移去，或当栅极/源极-漏极电位趋于零时，沟道区仍能保持在高导电状态。
假定所有的存储器单元(包含选定存储器单元)如前所述最初处于等待模式。为了写入给定存储器单元，将电压并行施加到选定字线位线对，和对应于所选存储器单元的写入线上，使得FeGFET的铁电栅极电介质层上的电压和至少等于矫顽电压VC。例如，为了将选定FeGFET 101e写成一个电偶极子取向，-VC/2的电压可以施加到字线116和位线126上，而相等但极性相反的电压+VC/2可以施加到写入线144上，因此FeGFET 101e的铁电栅极电介质层上的总电压(即，VT＝V144-V116，其中VT是FeGFET 101e的铁电栅极电介质层的总电压，V144是写入线144上的电压，而V116是字线116上的电压)将等于VC。为了将选定FeGFET 101e写成相反的电偶极子取向，施加到写入线144，字线116和位线126上的两个电压的符号可以是相反的。以这种方式，写入线144和字线116与位线126对之间的电位差所产生的电场最好将FeGFET 101e的铁电偶极子写为正或负取向，分别对应于所选存储器单元109e中的逻辑“1”或“0”状态。存储器阵列100的优点在于它允许对应于所选存储器单元的位线和字线上的电压在写入操作期间被驱动至相同电位，使得在对应于所选存储器单元的FeGFET的铁电栅极电介质层上保持均匀的电场。
图4是根据本发明描述用于写入选定存储器单元109e的示例性信号的逻辑时序图。从图上可以明显地看出，除了连接到选定存储器单元109e的那些以外，写入线140、142、146和148，位线122、130及字线112、120都被保持在等电位电压Veq。在进行写入操作期间，基本上等于或小于-VC/2的电压(可以是地电压)最好被强置在与所选存储器单元109e相关的位线126和字线116上，而基本上等于或高于VC/2的电压(可以是VDD)，最好被施加到写入线144上。正如前面所解释的，FeGFET 101e的铁电栅极电介质层上的两个电压的和最好等于或超过FeGFET 101e的矫顽电压VC，因此允许写入FeGFET器件。通过简单地反转施加到对应于FeGFET 109e的位线126、字线116和写入线144上的电压的相应极性，可以将FeGFET109e写入到相反状态。
图5说明了根据本发明另一个方面形成的可选非易失存储器阵列200的至少一部分。存储器阵列200最好包括多个存储器单元209a、209b、209c和209d(这里被统称为209)，多个写入位线220和224，多个位线222和226，和多个字线212和216，这些线路在操作中耦合到存储器单元209，用于选择性地读出和写入阵列中的一或多个存储器单元。像上面所述的示例性存储器阵列100一样，存储器阵列200被构造成不需要每个存储器单元中的通过栅极或FET，因此与常规存储器结构相比，能够有利地提供更密集的存储器阵列。而且，正如本领域的技术人员会理解的那样，在存储器阵列200中写入线的排列可以提供优于存储器阵列100的优点，尤其是在便于设计集成电路制备布线方面。
示例性存储器阵列200类似于存储器阵列100(如图1所示)之处在于，位线222和226最好相互并行排列并正交于字线212和216。例如，位线222和226可以在列(即垂直)的方向上排列，而字线212和216可以在行(即水平)的方向上排列，正如图5所描绘的那样。然而，与存储器阵列100的对角写入线相比，存储器阵列200中的写入位线220和224最好与位线平行排列，即在垂直方向上排列。应当理解，根据本发明可以类似地尝试可选的排列。完全的存储器电路可以通过将存储器阵列200中的写入位线220、224，位线222、226和字线212、216连接到外围电路(没有示出)而形成，所述外围电路包含例如字驱动器，位驱动器/复用器，写入电路(例如，解码器)，读出电路(例如，读出放大器)等等。
正像前面所述的存储器阵列100那样，示例性存储器阵列200中的存储器单元209最好在相应位线和字线相交处耦合(象在交叉点阵列结构中那样)，尽管可以尝试可选的连接排列。每个存储器单元209a、209b、209c、209d分别包括相应的FeGFET 201a、201b、201c、201d，用于存储存储器单元的逻辑状态。在示例性存储器阵列200中，存储器单元209a中的FeGFET 201a被构造成其栅极端子耦合到结点205a处的写入位线220，其第一漏极/源极端子耦合到结点207a处的字线212，其第二漏极/源极端子耦合到结点203a处的位线222。类似地，在存储器单元209b中，FeGFET 201b的栅极端子耦合到结点205b处的写入位线220，第一漏极/源极端子耦合到结点207b处的字线216，第二漏极/源极端子耦合到结点203b处的位线222。存储器单元209c中的FeGFET 201c的栅极端子耦合到结点205c处的写入位线224，第一漏极/源极端子被耦合到结点207c处的字线212，第二漏极/源极端子耦合到结点203c处的位线226。存储器单元209d中的FeGFET 201d的栅极端子耦合到结点205d处的写入位线224，第一漏极/源极端子耦合到结点207d处的字线216，第二漏极/源极端子耦合到结点203d处的位线226。
对于示例性存储器阵列200，存储器单元209被用在至少等待模式，读出模式或写入模式下。存储器单元最好保持在等待模式，直到请求进行读出或写入操作，并且之后一旦读出或写入操作结束，就回到等待模式。在等待操作模式中，存于FeGFET器件内的存储器单元状态受到保护(即受到维持)。以类似于上述并结合图1的存储器阵列100描述的方式，通过将FeGFET器件的栅极、漏极和源极端子电耦合到公共等电位电压Veq，维持每个FeGFET中铁电栅极电介质层的电偶极子取向的一致性。电场的不存在防止FeGFET器件内部的任何域(即，电偶极子)的场感应反转，因此保持了存储器阵列200中所有存储器单元209的逻辑状态。
在示例性存储器阵列200中的读出操作最好以和前面结合图1和图2的存储器阵列100描述的方式相同的方式进行。具体地，确定选定FeGFET 201a中沟道区(处于两个稳态之一)的导电性。只要确定电位小于与铁电栅极电介质层相关的矫顽电场，如前所述，这种读出将是非破坏性的(即沟道的状态将被维持)。因此，为了实现涉及选定存储器单元209a的读出操作而不扰乱存储器单元209的现有状态，写入位线220、224，位线226和字线216最好保持在等电位电压Veq。等电位电 Veq可以被设置在正(例如，VDD)和负(例如，接地)电压供电导线之间的半中间(例如，VDD/2)。字线212最好被用来通过施加稍微小于或大于等电位电压Veq的电压，部分选择选定存储器单元209a以进行读出操作。因此，等电位电压Veq被强置在位线222上，并测量结果电流(反之亦然)，以确定所选FeGFET 201a的沟道区的导电性。由于各个FeGFET的端子基本上保持在同一电位上，在FeGFET的铁电栅极电介质层上没有电场存在。
图6是为描述读出操作而简化的存储器阵列200的示意图。如图所示，FeGFET器件201a、201b、201c、201d的沟道区可以被分别模拟为耦合在阵列中相应位线和字线之间的电阻器251a、251b、251c、251d(这里被统称为251)。例如，与FeGFET 201a相关的沟道区被表示为在结点203a处的位线222上和在结点207a处的字线212上耦合的电阻器251a。如前所述，每个电阻器251的电阻值根据与之相关的FeGFET器件的逻辑状态变化，所述状态表示FeGFET的两个可能的偶极子取向之一。写入位线220、224在读出操作期间最好保持在等电位电压Veq，因此在图6中没有示出。正如本领域中所知的，选定存储器单元中FeGFET的沟道区的电阻(导电率)最好通过强置电压并同时测量信号电流来确定(或反之亦然)。如前所述，测量的电阻值代表与之相应的存储器单元的逻辑状态。
图7是根据本发明描述用于读出选定存储器单元209a的示例性信号的时序图。从图中明显地可以看出，除了连接到选定存储器单元209a的那些以外，所有写入位线220、224，以及位线226和字线216都被保持在等电位电压Veq。在读出操作期间，基本上等于等电位电压Veq的电压最好被强置在位线222上，并且同时测量维持电压降所需的结果电流。基本上在同一时间，字线212最好从等电位电压Veq转移到小于或高于Veq的电压，但小于或大于Veq的程度不得超过与所选存储器单元209a中FeGFET 201a相关的矫顽电压，因此能够维持单元的逻辑状态。
仅作为例子，现在将结合图5描述涉及示例性存储器阵列200中选定存储器单元209a的写入操作。在下面的讨论中，假定所有的存储器单元(包含选定存储器单元209a)如前所述最初处于等待模式。存储阵列200的写入操作稍微不同于结合图1中存储器阵列100描述的写入操作。这种不同的原因可以是阵列200中写入位线的连接排列。回忆一下，在图1的存储器阵列100中，写入线沿对角方向被耦合到对应的存储器单元，使得相同写入线上的任何两个存储器单元均不会共享相同的字线或位线。图5的存储器阵列200被构造成耦合到同一写入位线的存储器单元也共享同一位线。图5的存储器阵列与图1的存储器阵列100相比较，提供了紧凑的存储器单元和简化的解码电路。如下所述，存储器阵列100优于存储器阵列200之处涉及写入操作，更具体的是涉及铁电栅极电介质层中逻辑状态的存储。因此，每种存储器结构具有与之相关的某种折衷。
继续参考图5，在写入操作期间，位线222、226最好被保持在等电位电压Veq，如前所述，它可以是正和负电压供电导线之间的中间值(例如，VDD/2)。对应于存储器阵列200中未选定存储器单元(例如209b、209c、209d)的字线(例如216)和写入位线(例如224)也最好被保持在等电位电压Veq。为了将选定存储器单元209a写至期望的逻辑状态(例如，“0”或“1”)，在FeGFET 201a中结点207a处的第一漏极/源极端子和结点205a处的栅极端子上对与选定存储器单元209a中FeGFET 201a耦合的字线212和写入位线220上施加的电压有效求和，使得两个电压的和至少等于FeGFET201a中铁电栅极电介质层的矫顽电压VC。
最好是，为了写入逻辑“0”到选定存储器单元209a，电压-VC/2可以施加到字线212上，而电压VC/2可以施加到写入位线220上，使得FeGFET 201a中铁电栅极电介质层上的总电压等于VC。为了将选定FeGFET 201a写至相反的电偶极子取向，施加到写入位线220和字线212上的两个电压的符号相反。以这种方式，写入位线220和字线212之间的电位差所产生的电场最好将选定存储器单元209a中FeGFET 201a的铁电偶极子写成分别对应于的逻辑“1”或“0”的正或负取向。
不幸的是，在连接到结点203a的第二漏极/源极端子附近的铁电栅极电介质层部分仅得到半个矫顽电压，或者是VC/2，或者是-VC/2，而不是整个矫顽电压，即VC或者-VC，因为位线222最好保持接近等电位电压Veq。如果位线222上的电压被设置为字线212上的电压，如图1中所示的存储器阵列100中的情形那样，未选定存储器单元209b会非有意地被写入，因为整个矫顽电压VC或者-VC会被施加到与结点203b相连的第二漏极/源极端子附近的铁电栅极电介质层部分。在存储器阵列200中，没有方法可以在选定存储器单元的铁电栅极电介质层上产生均匀电场，而不会非有意地写入未选定存储器单元。
图8是根据本发明描述用于写入存储器单元209a中选定FeGFET 201a的逻辑状态的示例性信号的时序图。如图所示，对应于未选定存储器单元的写入位线224、字线216和位线226都被保持在等电位电压Veq。如前所述，对应于选定存储器单元209a的位线222也被保持在等电位电压Veq。在对存储器单元209a写入“0”的操作期间，字线212从等电位电压Veq(可以是VDD/2)转移至-VC/2(可以是0伏)。同时，写入位线220从VDD/2的电压转移至VC/2(可以是VDD)，因此在FeGFET 201a的铁电栅极电介质层上施加至少等于矫顽电压VC的电压。类似地，在写入“1”的操作期间，对应于选定存储器单元209a的字线212和写入位线220上的电压的极性被反转。
根据本发明的另一个实施例(没有示出)，存储器阵列100、200的独立实例可以堆叠在一起，例如一个放在另一个的顶部。通过将两个或更多个的存储器单元在垂直方向上一个堆叠在另一个的顶部，可以提高存储密度，于是将模片成本减至最小。针对这个堆叠存储器结构的读出和写入操作可以按照类似于以前针对各个存储器阵列结构描述的方式的方式进行。
尽管本发明的示例性实施例已经在这里参照附图一起描述了，然而应当理解，本发明并不限于那些精选的实施例，可以由本领域技术人员在不背离附加权利要求的范围的前提下进行各种其它的变化和修正。
权利要求
1.非易失存储器阵列，包括多个存储器单元，至少一个存储器单元包括用于存储至少一个存储器单元的逻辑状态的三端非易失存储元件；在操作中耦合到存储器单元的多个写入线，用于选择性地在存储器阵列中写入一或多个存储器单元；在操作中耦合到存储器单元的多个位线和字线，用于选择性地在存储器阵列中读出和写入一或多个存储器单元；其中存储器阵列被构造成不需要在操作中耦合到至少一个存储器单元中相应非易失存储元件的通过栅极。
2.如权利要求1的存储器阵列，其中字线被排列成基本上与位线正交；并且相对字线和位线基本上对角地排列写入线，使得任何两个耦合到同一写入线的存储器单元均不共享同一字线或位线。
3.如权利要求2的存储器阵列，其中至少一部分存储器单元中的每个在操作中被耦合到位线和相应字线的交点处。
4.如权利要求1的存储器阵列，其中字线被排列成基本上与位线正交；并且写入线被排列成基本上与字线和位线中的至少一个平行。
5.如权利要求1的存储器阵列，其中非易失存储元件的第一端子被耦合到相应的写入线，非易失存储元件的第二端子被耦合到相应的字线，非易失存储元件的第三端子被耦合到相应的位线。
6.如权利要求1的存储器阵列，其中至少一个存储器单元选择性地至少可操作于第一模式，其中至少一个存储器单元的逻辑状态被读出；第二模式，其中至少一个存储器单元被写成预定逻辑状态。
7.如权利要求6的存储器阵列，其中第一模式包括确定非易失存储元件的第二和第三端子之间区域的导电性，该导电性表示至少一个存储器单元的逻辑状态。
8.如权利要求7的存储器阵列，其中在第一模式操作期间，非易失存储元件的第二和第三端子之间区域的导电性通过执行下面步骤中的至少一个来确定将预定电压电位施加到非易失存储元件的第二和第三端子上，并基本上同时测量通过非易失存储元件的第二和第三端子之间区域的电流；施加预定电流通过非易失存储元件的第二和第三端子之间的区域，并基本上同时测量非易失存储元件的第二和第三端子上的电压。
9.如权利要求6的存储器阵列，其中非易失存储元件是铁电栅极场效应晶体管(FeGFET)，第一端子为FeGFET的栅极端子，第二端子为FeGFET的第一漏极/源极端子，第三端子为FeGFET的第二漏极/源极端子。
10.如权利要求9的存储器阵列，其中在第二模式操作期间，通过在FeGFET的栅极端子，和FeGFET的第一与第二漏极/源极端子中的至少一个之间施加电压电位，使得在FeGFET的铁电栅极电介质层中生成至少等于和该铁电栅极电介质层相关的矫顽电场的电场，从而写入至少一个存储器单元的逻辑状态，其中该存储器单元的逻辑状态被存储于FeGFET中，至少部分地根据施加的电场的方向来确定该逻辑状态。
11.如权利要求9的存储器阵列，其中第二模式包括将第一电压施加到FeGFET的第一漏极/源极端子和第二漏极/源极端子中的至少一个端子上，第一电压的量级小于FeGFET中铁电栅极电介质层的矫顽电压VC；并且将第二电压施加到FeGFET的栅极端子上，第二电压的量级和极性当与第一电压相加时，导致至少等于FeGFET的铁电栅极电介质层的矫顽电压VC的电压电位。
12.如权利要求11的存储器阵列，其中第一电压具有基本上等于矫顽电压的一半(VC/2)的电位，第二电压具有基本上等于矫顽电压的一半且极性与第一电压的极性相反的电位(-VC/2)。
13.如权利要求6的存储器阵列，其中至少一个存储器单元还选择性地可操作于第三模式，其中非易失存储元件的第一、第二和第三端子上的电压电位基本上相等，从而保持至少一个存储器单元的逻辑状态。
14.如权利要求1的存储器阵列，其中至少两个存储器单元在垂直方向一个在另一个顶部地被堆叠。
15.形成非易失存储器阵列的方法，包括步骤提供多个存储器单元，至少一个存储器单元包括用于存储至少一个存储器单元的逻辑状态的三端非易失存储元件；将存储器单元耦合到用于在存储器阵列中选择性地读出和写入一或多个存储器单元的逻辑状态的多个写入线、位线和字线上，所述存储器单元在操作中被耦合到写入线、位线和字线，使得不需要耦合到至少一个存储器单元中对应非易失存储元件的通过栅极。
16.如权利要求15的方法，其中将存储器单元耦合到多个写入线、位线和字线的步骤包括将每个非易失存储元件的第一端子连接到相应的写入线；将每个非易失存储元件的第二端子连接到相应的字线；将每个非易失存储元件的第三端子连接到相应的位线。
17.如权利要求15的方法，进一步包括下列步骤将多个字线的至少一部分排列成基本上与多个位线的至少一部分正交；将多个写入线的至少一部分排列成基本上相对字线和位线成对角，使得任何两个耦合到同一写入线的存储器单元不共享同一字线或位线。
18.如权利要求15的方法，进一步包括下列步骤在第一模式操作期间，选择性地读出至少一个存储器单元的逻辑状态；在第二模式操作期间，选择性地写入至少一个存储器单元的逻辑状态。
19.如权利要求18的方法，其中读出至少一个存储器单元的逻辑状态的步骤包括确定非易失存储元件的第二和第三端子之间的区域的导电性，该导电性表示至少一个存储器单元的逻辑状态。
20.如权利要求19的方法，其中确定沟道区的导电性的步骤包括下述步骤中的至少一个步骤将预定电压电位施加到非易失存储元件的第二和第三端子上，并基本上同时测量通过非易失存储元件的第二和第三端子之间区域的电流；施加预定电流通过非易失存储元件的第二和第三端子之间的区域，并基本上同时测量非易失存储元件的第二和第三端子上的电压。
21.如权利要求18的方法，其中非易失存储元件是铁电栅极场效应晶体管(FeGFET)，第一端子为FeGFET的栅极端子，第二端子为FeGFET的第一漏极/源极端子，第三端子为FeGFET的第二漏极/源极端子。
22.如权利要求21的方法，其中写入至少一个存储器单元的逻辑状态的步骤包括在FeGFET的铁电栅极电介质层中生成至少等于和该铁电栅极电介质层相关的矫顽电场的电场，其中该存储器单元的逻辑状态被存储于FeGFET中，至少部分地根据电场的方向来确定该逻辑状态。
23.如权利要求21的方法，其中在至少一个存储器单元中写入逻辑状态的步骤包括将第一电压施加到FeGFET的第一漏极/源极端子和第二漏极/源极端子中的至少一个端子上，第一电压的量级小于FeGFET中铁电栅极电介质层的矫顽电压VC；并且将第二电压施加到FeGFET的栅极端子上，第二电压的量级和极性当与第一电压相加时，在FeGFET的铁电栅极电介质层上导致至少等于铁电栅极电介质层的矫顽电压VC的电压电位。
24.如权利要求23的方法，其中第一电压具有基本上等于矫顽电压的一半(VC/2)的电位，第二电压具有基本上等于矫顽电压的一半且极性与第一电压的极性相反的电位(-VC/2)。
25.如权利要求15的方法，进一步包括将两个或更多个存储器单元在垂直方向一个在另一个顶部地堆叠的步骤。
26.用在包含多个位线、字线和写入线的存储器阵列中的存储器单元，该存储器单元包括用于存储存储器单元的逻辑状态的非易失存储元件，非易失存储元件包含第一、第二和第三端子；其中非易失存储元件的第一、第二和第三端子在操作中分别耦合到存储器阵列中的相应位线、字线和写入线，使得不需要被耦合到非易失存储元件的通过栅极。
全文摘要
改进的非易失存储器阵列包括多个存储器单元，至少一个存储器单元包括用于存储至少一个存储器单元的逻辑状态的三端非易失存储元件。存储器阵列进一步包括多个在操作中耦合到存储器单元的写入线，用于在存储器阵列中选择性写入一或多个存储器单元的逻辑状态，多个在操作中耦合到存储器单元的位线和字线，用于选择性地读出和写入存储器阵列中的一或多个存储器单元的逻辑状态。存储器阵列被有利地构造成不需要在操作中耦合到至少一个存储器单元中相应的非易失存储元件的通过栅极。
文档编号H01L29/792GK1490819SQ0315819
公开日2004年4月21日 申请日期2003年9月17日 优先权日2002年9月27日
发明者威廉·R.·雷赫尔, 汪礼康, 威廉 R. 雷赫尔 申请人:国际商业机器公司