具沟渠绝缘的半导体组件及其制造方法

专利名称：具沟渠绝缘的半导体组件及其制造方法
技术领域：
本发明系与一具有沟渠绝缘的半导体组件及其相关的制造方法有关，且特别是与一具有沟渠类型的半导体组件、底部接触连接主动屏蔽、以及其相关的制造方法有关。
背景技术：
特别用于定义半导体基板中有源区域的绝缘通常由被称为是局部氧化区域(LOCOS，Local Oxidation of Silicon)的厚氧化物膜层形成；然而当整合密度增加时，则不适合使用这种传统的LOCOS方式，这是因为这样的方式有高度的面积需求；更甚者，当绝缘层形成于一横向于该等有源区域方向的方向时，这样的方式将产生“鸟嘴(birdsbeak)”现象。因此便发展出所谓的沟渠绝缘，举例而言，在浅沟渠绝缘(STI)的例子中，填有绝缘材料的浅绝缘沟渠系形成于半导体基板的表面上，然而，由于在半导体材料中会产生所谓的击穿(punch-through)效应，因而这样的传统沟渠绝缘仍时常不具足够的效益，在此情形中会有泄漏电流产生。在此例中，该等泄漏电流将触发寄生之双极晶体管，因而破坏半导体组件。
近年来，具有屏蔽结构之沟渠绝缘系特别针对降低此泄漏电流而发展，其中，为了在该沟渠中实现一场屏蔽，必须嵌入一电传导性材料作为电极，而改善其电性质；通常，此种具有屏蔽作用的沟渠绝缘系接触连接至该基板表面或是自该基板接触连接。
然而，此例的缺点在于，由于必须之接触连接，将产生不适当的屏蔽作用及/或需要更大的面积需求。
因此，本发明基于提供一具有沟渠绝缘的半导体组件及其相关的制造方法的构想，不仅能够实现改良之屏蔽，亦可减少所需要的面积，因而提高整合密度。

发明内容
根据本发明，上述构想可藉由权利要求1中关于半导体组件的特征与权利要求7中关于其制造方法的步骤而实现。
特别是藉由使用一特定沟渠接触，其中该沟渠接触具有具有一含一侧壁绝缘层与一电传导填充层之深接触沟渠，该电传导填充层系电连接至位于该绝缘沟渠底部区域之半导体基板的一预定掺杂区域，藉以接触连接一具有主动屏蔽之沟渠绝缘，而特别能够大幅降低基板电阻值，因而能够获得改善的屏蔽性质；同时，沟渠接触的使用亦降低了一个别半导体电路所需要的面积。
根据上述构想，该沟渠绝缘之一覆盖绝缘层系位于一低于该半导体基板表面处，且位于该绝缘沟渠内；其特别是在考量到位于该覆盖绝缘层上之相对平坦的表面与从传导层填充的传导沟渠(例如内连接)的绝缘时，能够提供另一改良之制程能力。
根据上述构想，该沟渠绝缘与该沟渠接触在该半导体基板内所具有的深度大于一个别之消耗区域，因而特别能够降低击穿效应。
若在个别沟渠绝缘的半导体基板表面处使用加宽的、或是使用所谓之浅绝缘沟渠，便能够利用传统的标准方法，以一个简单的方式来保护在半导体基板上不需要的、或是非有源之区域，使其钝化。
根据上述构想，该半导体基板具有一多层井结构，该预定掺杂区域构成了位于其内之一掺杂井，因此，即使在复杂半导体电路的情形中，亦能够达成最佳适应之屏蔽；特别是，由于接触连接得以均匀地形成，且能够减少井内部的位能扰动，因而在井区域的接触连接能够被明显地改善。在另一方面，由于不在需要将个别之井接触定路线至一半导体基板表面，因而特别能够明显减少其所需要的面积。
本发明的其它较佳细节则于其它次要之权利要求中加以说明。


本发明系以下列较佳实施例、并配合下列图式加以详细说明，其中图1A至1N系为简单截面图，用以根据本发明之第一较佳实施例，说明用以制造一具有沟渠绝缘的半导体组件之方法的基本步骤；图2为一简单截面图，用以根据本发明之第二较佳实施例，说明一具有沟渠绝缘的半导体组件；图3为一简单截面图，用以根据本发明之第三较佳实施例，说明一具有沟渠绝缘的半导体组件；图4为一简单截面图，用以根据本发明之第四较佳实施例，说明一具有沟渠绝缘的半导体组件；
图5A至5H系为简单截面图，用以根据本发明之第五较佳实施例，说明用以制造一具有沟渠绝缘的半导体组件之方法的基本步骤；以及图6A至6E系为简单截面图，用以根据本发明之第六较佳实施例，说明用以制造一具有沟渠绝缘的半导体组件之方法的基本步骤。
具体实施例方式
第一较佳实施例图1A至1N系为一半导体组件的简单截面图，根据本发明之一第一较佳实施例，该半导体组件在其一上部区域中具有一加宽的浅沟渠绝缘STI，在其上部区域中具有一细沟渠绝缘TTI与一相关之沟渠接触DTC(深沟渠接触)。
根据图1A，首先，于一共同载体材料(例如一半导体基板)中形成不同的掺杂区域，举例而言，组件符号1表示一p型半导体基板或是一深p型井，组件符号2表示一n型井，而组件符号3表示一(浅)p型井；举例而言，该等井或掺杂区域1、2与3系可藉由离子注入或是其它掺杂方式而形成，且较佳为使用硅作为半导体材料。
举例而言，具有氧化物层形式之一第一绝缘层4系沉积或成长于该半导体基板之表面，而以此方式于该半导体基板中获得一双层或三层井结构，并可用以实现复杂的半导体电路，特别是NMOS与PMOS晶体管。而为了实现高电压电路，该等井系可以对应之高电压掺杂而形成。
根据图1B，接着藉由例如一沉积方式而形成一硬掩模层5于该第一绝缘层4之表面上，例如沉积一Si3N4层。接着，藉由传统的光显影方式来产生一图形化(patterning)，以形成一与稍后欲形成之深沟渠T对应的硬掩模。
根据图1C，深沟渠T系利用图形化之硬掩模或硬掩模层5，藉由例如一异向蚀刻方式而形成于一具有浅而加宽表面区域之沟渠绝缘STI、一细沟渠绝缘TTI与一沟渠接触DTC中；举例而言，所使用之该异向蚀刻方式系为一反应离子蚀刻(RIE)，其可于半导体基板中形成具有相同深度之非常深且可精确图形化之沟渠。
特别是，当使用一沟渠结构时，该等深沟渠仅形成于一井中或同一掺杂之基板中，为了避免所谓之击穿效应，该等沟渠的深度系大于形成于或稍后将形成于表面之掺杂区域之一相关消耗区域的深度。
根据图1C，该等深沟渠T系延伸至一预定掺杂区域或一预定掺杂井2，举例而言，其构成了一三层井结构中之一中间N型井。
根据图1D，在形成了该等深沟渠T之后，便接着形成一侧壁绝缘层6于该等沟渠之侧壁处，其中，在清理了所移除之干式蚀刻聚合物后，一沟渠绝缘层首先形成于该沟渠T之表面，该沟渠绝缘层较佳是藉由一热氧化方式而形成为一所谓之线型氧化物；举例而言，施行一异向反应离子蚀刻以移除该沟渠绝缘层的一底部区域。在移除了该沟渠绝缘层的底部区域之后，侧壁绝缘层6系藉以完成；将一电传导性材料7填充至该沟渠，例如沉积一高度掺杂之多晶硅，其掺杂地传导类型n系与该预定掺杂区域或该n型井2相同；最后，对该电传导填充层7施行例如一异向回蚀(etching-back)步骤，因而获得如图1D所示之截面图。
根据图1E，接着，形成一抗蚀剂层8于该半导体基板表面与该填充沟渠表面，且至少在此一区域中将其对应图形化以实现一加宽表面沟渠STI，而此结构系被转化为在下方之硬掩模层5；因此，一传统之浅沟渠绝缘能够被形成于半导体区域中来加以保护与钝化，因而平坦之大面积区域可以一简单方式而加以去活性化。
根据图1F，接着，移除该第一抗蚀剂层8或是将其剥离(stripped)，并形成一第二绝缘层9于整体面积上；较佳为，藉由一CVD(化学气相沉积)方法沉积一二氧化硅硬掩模层(例如TEOS)。之后，一第二抗蚀剂层10系形成于整体面积上，并藉由传统之光显影方式将其图形化，因此，仅该沟渠绝缘STI与TTI未被覆盖，而该沟渠接触DTC之区域亦可继续被保护。
根据图1G，接着可使用传统的蚀刻方式，来移除在该等沟渠绝缘STI与TTI之区域中所沉积的第二绝缘层9，而该第二抗蚀剂层10则接着被移除或剥离，因而获得如图1G所示之截面图。
根据图1H，接着执行另一蚀刻方法，其系利用在该等沟渠绝缘STI与TTI区域中之该硬掩模层5与该沟渠接触DTC区域中之该第二绝缘层9；较佳为，藉由一异向蚀刻方法来移除最顶层之p型井3的半导体材料或硅，以及移除该电传导填充层7或该高度掺杂之多晶硅的一上部区域，其较佳为以反应离子蚀刻方式而执行；其中，亦移除尤其是在先前干式蚀刻方式中所产生的聚合物。
特别是，由于该侧壁绝缘层6仍存在于具有加宽浅表面区域之加宽沟渠绝缘STI中，举例而言，根据图1I，可于一接续之步骤中施行一HF浸染，以移除残余之侧壁绝缘层6；因此，在沟渠绝缘STI与TTI之区域中，在该深沟渠T上部区域中的侧壁绝缘层6系被移除，因而获得浅与部分加宽之沟渠ST。此外，根据图1I，该硬掩模层5的边缘同样可于沟渠绝缘STI与TTI之为覆盖区域中被回蚀，其系所谓之“氮化物回折(Nitride Pullback)”，其导致该等沟渠边缘在后续处理中之一特定应力释放，并改善了现存之CMOS晶体管的电性。
根据图1J，接着形成一第一覆盖绝缘部分层10于已形成之该沟渠绝缘区域STI与TTI的浅沟渠ST中，其中该部分层较佳为形成一所谓之线型氧化物，以作为绝缘层，其同样是再次藉由一热氧化之方式而形成；同样的，亦可施行其它可替代之方式，以形成此一绝缘层(例如层结构)。
根据图1K，接着形成一第二覆盖绝缘部分层11于该浅沟渠ST中、或是于该第一覆盖绝缘部分层10之表面，较佳为，施行一二氧化硅(例如TEOS)之CVD沉积，因而完全填充该等浅沟渠ST。为了对以此方式所沉积之该第二覆盖绝缘部分层11进行平面化，系施行一例如传统之CMP(化学机械抛光)方式，该硬掩模层5系作为一终止层；因此，在此一步骤中，该第二绝缘层9亦同样于该沟渠接触DTC之区域中被移除，因而获得如图1K所示之截面图。
根据图1L，该硬掩模层5或该氮化硅层系接着于整体面积中移除，因此，仅有该第一绝缘层4、该第二绝缘层9与该第二覆盖绝缘部分层11仍保持于该基板表面；因此，特别是藉由该等膜层中二氧化硅的使用，可获得一个特别简单的方法步骤。
在一接续的方法步骤中，根据图1M，残余之第一绝缘层4，亦即一二氧化硅缓冲层，系被移除；其中该第二绝缘层9与该第二覆盖绝缘部分层11亦被对应移除并具有对应的厚度，以避免电路短路或是非有意之布局。
之后，形成一栅氧化物层，以作为栅介电质12，举例而言，其系藉由热氧化的方式而形成，亦可使用其它可替代之方式与材料来形成此一栅介电质12。接着通常是实际形成在该半导体基板之有源区域中或该p型井3中的转换组件，而图1N仅说明n+型掺杂之掺杂区域13。在该沟渠接触DTC中，一经由该电传导填充层7而与该深n型井2接触之接触开口亦同样藉由传统方法而未加以覆盖。由于其它用以形成NMOS或PMOS晶体管之制造方法系对应至传统之制造方式，因而未于此例中加以描述。
由此一方式便可获得一具有沟渠绝缘的半导体组件，其系接触连接于其底侧；特别是，由于在预定掺杂区域中、或是该n型井2的接触阻值可保持最小，且可减少上述之接触连接的面积需求，因而该沟渠绝缘具有一改良之屏蔽作用。更精确地说，在该预定掺杂区域中，藉由该沟渠接触DTC与沟渠绝缘的适当定位，可获得一最佳之连接可能性。基于深入该等沟渠之覆盖绝缘层10与11之考量，其更可避免不需要之布局，因而能够简化一进一步之延伸处理。此外，藉由图1A至图1N所述之方法步骤，可于半导体基板中形成非常窄的沟渠绝缘TTI与表面加宽之沟渠绝缘STI，并将其有效连接而作为主动屏蔽，因而可获得高整合密度，其不仅减少了主动组件所需要之面积，亦使得不需要的有源区域能够藉由加宽之沟渠绝缘STI而被轻易去活性化。
在图1N所示之多层井结构的例子中，特别是，由于击穿效应与泄漏电流的有效避免，因而其在即使是非常复杂的半导体电路中，亦可实现一非常高的整合密度。
第二较佳实施例图2为一简单截面图，用以根据本发明之第二较佳实施例，说明一具有沟渠绝缘的半导体组件；其中为了简化说明，图2对应的组件符号系指定与图1对应之相同组件，且相同部分系不再加以赘述。
然而根据图2，该半导体组件并不是形成于具有多重井结构的半导体基板上，而是仅具有一单一掺杂， 因此，明显简单的半导体电路亦可同样获得改良之屏蔽性质与一较小的面积需求。图2所示之半导体组件系一NMOS晶体管，举例而言，使用一p型半导体基板1，并接着使用一p+型掺杂之半导体材料作为电传导填充层；由于沟渠接触DTC的使用，可再次获得于底部接触连接之沟渠绝缘的改良连接可能性，因而产生一改良之屏蔽与一较小之面积需求。特别是，在此一简单半导体基板的例子中，该等沟渠的深度系大于该掺杂区域13所产生消耗区域的深度，以有效避免所谓之击穿效应。
此外，应特别说明的是，当使用高度掺杂之半导体材料作为电连接填充层时，在接续的处理步骤(未说明)中，外扩散将于该接触的根部发生，因而能够产生其它改良之绝缘性质。
第三较佳实施例图3为一简单截面图，用以根据本发明之第三较佳实施例，说明一具有沟渠绝缘的半导体组件；其中为了简化说明，图3对应的组件符号系指定与图1或图2所对应之相同组件，且相同部分系不再加以赘述。
根据图3，该半导体基板仅具有一p型井、或一实际基板1与一额外之n型井2；该电传导填充层7系连接至该p型井或该基板1，这产生了PMOS晶体管之一STI与TTI沟渠绝缘，因而该掺杂区域13系为p+型掺杂。特别是，当使用高度掺杂之半导体材料时，该电传导填充层系因此而由一p+型掺杂之多晶硅所组成。
其同样产生如第一较佳实施例与第二较佳实施例相同之较小面积需求，以及改良之屏蔽性质。
第四较佳实施例图4为一简单截面图，用以根据本发明之第四较佳实施例，说明一具有沟渠绝缘的半导体组件；其中为了简化说明，图4对应的组件符号系指定与图1至图3所对应之相同组件，且相同部分系不再加以赘述。
PMOS晶体管之一具有相关的沟渠接触DTC之一STI与TTI沟渠绝缘系再次表示于图4中，在此再次于一p型基板1上形成一双层井结构或一n型井2；根据图4，该沟渠绝缘之底侧连接可因而同样位于该第一n型井2中，其中，较佳为再次使用n+型掺杂之多晶硅，且为了避免击穿效应，该等沟渠之一对应深度系大于空白电荷区域之深度。
同样的，于此例中可制造一具沟渠绝缘的半导体组件，其具有改良之屏蔽性质与较小的面积需求；亦可同时制造窄沟渠绝缘TTI与具有一加宽沟渠表面之沟渠绝缘STI。
第五较佳实施例图5A至5H系为简单截面图，用以根据本发明之第五较佳实施例，说明用以制造一具有沟渠绝缘的半导体组件之方法的基本步骤；其中为了简化说明，图5对应的组件符号系指定与图1至图4所对应之相同组件，且相同部分系不再加以赘述。
根据第五较佳实施例，仅形成一具有加宽表面结构之加宽沟渠绝缘STI与一相关沟渠接触DTC，因而能够稍微简化其方法步骤。
首先，施行与图1A至图1D相同的方法步骤，因而一侧壁绝缘层6与一电传导填充层7系形成于深沟渠T中。
根据图5A之方法步骤，其系接续在图1D所示之方法步骤之后，举例而言，该硬掩模层5较佳为包含一氮化硅层，该硬掩模层5系被完全移除，并接着在整体面积上沉积一新的第二硬掩模层5A。
根据图5B，在一接续之方法步骤中，再次涂布一第一抗蚀剂层8以图形化该加宽沟渠绝缘STI之区域，并藉由传统光显影方式加以图形化；利用此一抗蚀剂掩模，该第二硬掩模层5A系可被接着于该加宽沟渠绝缘STI之区域中移除，因而获得如图5B所示之截面图。
根据图5C，接着移除该第一抗蚀剂层8，或是施行一抗蚀剂剥离，并于该等沟渠之上部区域中移除该电传导填充层7与该半导体基板或该p型井3；本质上，此步骤系对应至第一较佳实施例中图1H所示之步骤，首先移除该第一绝缘层或二氧化硅缓冲层4，并接着移除该半导体材料。此步骤再次结束于一清理处理或残余聚合物之移除。
根据图5D，其系与图1I所示之步骤相同，施行一简单的氢氟酸浸染(HF dip)，以移除残余的二氧化硅侧壁绝缘层6；此外，为了该沟渠边缘之应力释放，系回蚀该第二硬掩模层5A，亦即所谓之氮化物后退(fallback)，而其导致此层在该沟渠接触DTC区域中之回蚀或厚度减少。
根据图5E，接着再次形成第一覆盖绝缘部分层10，而于图5F中，形成该第二覆盖绝缘部分层11，即再次施行与图1J与图1K所示相同之方法步骤。
然而，根据图5F，特别是在该沟渠接触DTC之区域中、在该第二硬掩模层5A之一沟槽中，同样藉由一CVD方式沉积一具有TEOS二氧化硅形式之第二覆盖绝缘部分层11。
根据图5G，接着同样完全移除该第二硬掩模层5A之未覆盖区域，但保留该层5A之一部份于该沟渠接触DTC区域中的第二覆盖绝缘部分层11之下方。
最后，根据图5H，再次完全移除该第一绝缘层4或该二氧化硅缓冲层，并形成一栅介电质12于整体面积上；较佳为，施行一热氧化以形成一致(均匀厚度)之栅氧化物。
其它用以形成掺杂区域、控制层与接触孔洞之步骤可参考第一较佳实施例中之说明，在此不再加以赘述。
因此，特别是当实现一具加深沟渠表面之沟渠绝缘的半导体组件时，能够稍微简化其制造方法，且能够同样获得改良之屏蔽性质与较小的面积需求。
图5所示之多层井结构亦可实施于其它的半导体基板以及根据图2至图4所示之其它的井结构。
第六较佳实施例图6A至6E系为简单截面图，用以根据本发明之第六较佳实施例，说明用以制造一具有沟渠绝缘的半导体组件之方法的基本步骤，其中该沟渠绝缘仅具有一窄沟渠绝缘TTI。
根据第六较佳实施例，首先，施行与图1A至图1D相同的方法步骤，并根据图6A，再次涂布一第一抗蚀剂层8以覆盖该沟渠接触DTC之区域，并于一接续之步骤中加以图形化。因此，该窄沟渠绝缘TTI之区域系利用该抗蚀剂层8而被蚀刻，因而可藉由例如一反应离子蚀刻(RIE)而移除该等沟渠或位于其内之一电传导填充层7之一上部区域。因此，可再次获得形成于该等沟渠上部区域中之该浅沟渠ST。
根据图6B，在一接续之方法步骤中，移除该第一抗蚀剂层8，或是施行一抗蚀剂剥离，且接着再次回蚀该第一硬掩模层5以实现该沟渠边缘之应力释放。
根据图6C，接着较佳为藉由一TEOS沉积方法来沉积二氧化硅，并藉由一化学机械抛光(CMP)方式来将其平面化，其中该第一硬掩模层5系作为一终止层。在第六较佳实施例中，可因此获得如图6C所示之构成一单一膜层之该覆盖绝缘层11。
根据图6D，在一接续之方法步骤中，该第一硬掩模层5系藉由传统蚀刻方式而移除，且根据图6E，该第一绝缘层4或二氧化硅缓冲层系以同样方式而于整体面积中消除。
最后，根据图6E，再次形成一栅介电质12于该半导体基板或该井3之表面；较佳为，施行一热氧化以产生一栅氧化物12。而其它进一步之方法步骤可参考第一较佳实施例中之说明，在此不再加以赘述。
因此，藉由沟渠绝缘的组合可实现具有低连接阻值之一显著的屏蔽，可降低其所需面积，并实现一高度弹性之用途可能性；该沟渠绝缘系接触连接于底侧，以实现一具有沟渠连接之主动屏蔽；在此例中，能够使用窄或细沟渠绝缘TTI，以进一步改良其整合密度；而于上部区域具有加宽沟渠之加宽沟渠绝缘STI亦可同时形成，或是作为一替代方案，进而藉由标准方法而提供了该半导体基板大区域去活性化之可行性。
特别是在多层井结构的例子中，该等井不再需要与半导体表面接触，而能够直接接触连接；举例而言，藉由该沟渠接触DTC之一封闭环便可实现一内部三层井之侧向绝缘。此外，在井中的每一点接能额外经由一DTC而接触连接，以于整体井中产生一致的或相同的位能条件，因而进一步改善半导体组件的特征性质；特别是，能够利用一特别简单的方法来绝缘与产生负电压并开关芯片。
在该沟渠绝缘中之电性屏蔽的直接底侧接触连接能够进一步忽略该等井之相对高的侧向寄生阻值，因而再次增进其屏蔽。
本发明系利用一p掺杂之半导体基板而说明如上，然而，本发明亦可同样使用一n掺杂之半导体基板，惟于实施例中所使用之掺杂须替代为补偿型之掺杂。
组件符号说明STI沟渠绝缘TTI沟渠绝缘DTC沟渠接触T 深沟渠ST 沟渠1 半导体基板2 半导体基板3 半导体基板4 绝缘层5 硬掩模层5A 硬掩模层6 绝缘层7 电传导填充层8 抗蚀剂层9 绝缘层10 覆盖绝缘层11 覆盖绝缘层12 栅介电质13 掺杂区域
权利要求
1.一种具有沟渠绝缘的半导体组件，其用以定义一半导体基板(1，2，3)的有源区域，该沟渠绝缘(STI，TTI)具有包含一覆盖绝缘层(10，11)、一侧壁绝缘层(6)与一电传导填充层的一深绝缘沟渠，其乃电连接至位于该绝缘沟渠底部区域的所述半导体基板的一预定掺杂区域，其特征在于一沟渠接触(DTC)，其具有一包含一侧壁绝缘层(6)与一电传导填充层(7)之深接触沟渠，其乃同样地电连接至位于该接触沟渠底部区域之半导体基板(1，2，3)的一预定掺杂区域。
2.如权利要求1之半导体组件，其中该覆盖绝缘层(10，11)本质上乃形成于一半导体基板表面下方，且形成于该绝缘沟渠内。
3.如权利要求1或2之半导体组件，其中该沟渠绝缘(STI，TTI)与该沟渠接触(DTC)具有的深度大于该半导体基板(1，2，3)中的一相关消耗区域。
4.如权利要求1至3中任一项之半导体组件，其中该沟渠绝缘(STI)在该半导体基板表面具有一加宽的浅绝缘沟渠以被填充非有源区域。
5.如权利要求1至4中任一项之半导体组件，其中该预定掺杂区域构成了一多层井结构的一掺杂井(2)。
6.如权利要求1至5中任一项之半导体组件，其中该半导体基板(1，2，3)含有硅，该覆盖与侧壁绝缘层(6，10，11)含有二氧化硅，而该填充层(7)含有高度掺杂的多晶硅。
7.一用以制造一具有沟渠绝缘的半导体组件的方法，该方法具有下列步骤a)准备一具有至少一预定掺杂区域(2)的半导体基板(1，2，3)；b)形成深度达到该预定掺杂区域(2)的深沟渠(T)，以便实现至少一沟渠绝缘(STI，TTI)与一沟渠接触(DTC)；c)于该等沟渠(T)的侧壁形成一侧壁绝缘层(6)；d)于该等沟渠(T)中形成一电传导填充层(7)；e)针对该沟渠绝缘(STI，TTI)而至少移除该等沟渠上部区域中的该电传导填充层(7)，进以形成浅沟渠(ST)；以及f)于该沟渠绝缘(STI，TTI)之该等浅沟渠(ST)中形成一覆盖绝缘层(10，11)。
8.如权利要求7之方法，其中，在步骤a)中，一双层或三层井结构乃形成于该半导体基板中。
9.如权利要求7或8之方法，其中，在步骤b)中，该等深沟渠(T)乃是利用一第一硬掩模层(5)而藉由一异向蚀刻的方式形成于该半导体基板中。
10.如权利要求7至9中任一项之方法，其中，在步骤c)中乃施行一热氧化以形成一沟渠绝缘层，而施行一异向蚀刻方式来移除该沟渠绝缘层的一底部区域。
11.如权利要求7至10中任一项之方法，其中，在步骤d)中乃沉积一具有与该预定掺杂区域(2)的传导型态相同的传导型态(n)的高度掺杂之半导体材料(7)。
12.如权利要求7至11中任一项之方法，其中，在步骤e)中，为实现一加宽的沟渠绝缘(STI)，在所述深沟渠(T)上部区域中之该传导填充层(7)、该侧壁绝缘层(6)与该半导体基板(1，2，3)的邻近区域乃被移除。
13.如权利要求7至12中任一项之方法，其中，在步骤e)中，为实现一窄沟渠绝缘(TTI)，移除在该等沟渠上部区域中的该传导填充层(7)与该侧壁绝缘层(6)，或是仅移除所述传导填充层(7)而不移除该侧壁绝缘层(6)。
14.如权利要求7至12中任一项之方法，其中，在步骤f)中，施行一氧化以形成一第一覆盖绝缘部分层(10)，及/或施行一沉积以于该浅沟渠(ST)中形成一第二覆盖绝缘部分层(11)。
全文摘要
本发明乃与一具有沟渠绝缘的半导体组件及其制造方法有关，一沟渠绝缘乃(STI，TTI)具有包含一覆盖绝缘层(10，11)、一侧壁绝缘层(6)与一电传导填充层的一深绝缘沟渠，其乃电连接至位于该绝缘沟渠底部区域之半导体基板的一预定掺杂区域(1)。一沟渠接触(DTC)乃具有包含一侧壁绝缘层(6)与一电传导填充层(7)的一深接触沟渠，同样电连接至位于该接触沟渠底部区域之半导体基板(1，2，3)的一预定掺杂区域；而该沟渠接触(DTC)的使用乃增进了电屏蔽性质并减少所需面积。
文档编号H01L21/763GK1754256SQ03817469
公开日2006年3月29日 申请日期2003年7月19日 优先权日2002年7月22日
发明者F·舒勒, G·坦佩 申请人:因芬尼昂技术股份公司