专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置，特别涉及一种具有由多晶硅膜构成的电阻元件的半导体装置。
背景技术：
作为装在半导体装置内部的电阻元件，现在，由多晶硅膜构成的电阻元件被广泛使用。这是因为具有由多晶硅膜形成电阻元件的工序与其他半导体装置的制造程序的兼容性良好，以及由多晶硅膜构成的电阻元件的偏置依存性小等优点。
一般的，用于电阻元件的多晶硅膜，与作为晶体管的栅电极使用的多晶硅膜同时形成。因此，将由多晶硅膜构成的电阻元件设置于在半导体基板上划定元件区域的元件分离绝缘膜上或栅极绝缘膜上。然而，从双基板电容和双基板绝缘性的观点出发，在元件分离绝缘膜上形成电阻元件的情况比在栅极绝缘膜上形成的情况更多。
图15是表示具有由CMOS晶体管以及多晶硅膜构成的电阻元件的半导体装置的构造的剖面图。
如图所示，在硅基板100上，形成有划定元件区域的元件分离绝缘膜102。
在N型MOS晶体管形成区域的硅基板100内，形成有P阱104。在P型MOS晶体管形成区域的硅基板100内，形成有N阱106。
在N型MOS晶体管形成区域的硅基板100上，隔着栅极绝缘膜108，形成有由多晶硅膜构成的栅电极110n。在栅电极110n的侧壁，形成有侧壁隔离层112。在栅电极110n两侧的硅基板100内，形成有具有延伸源极/漏极结构的源极/漏极扩散层114n。这样，在N型MOS晶体管形成区域，形成有具有栅电极110n以及源极/漏极扩散层114n的N型MOS晶体管。
在P型MOS晶体管形成区域的硅基板100上，隔着栅极绝缘膜108，形成有由多晶硅膜构成的栅电极110p。在栅电极110p的侧壁，形成有侧壁隔离层112。在栅电极110p两侧的硅基板100内，形成有具有延伸源极/漏极结构的源极/漏极扩散层114p。这样，在P型MOS晶体管形成区域，形成有具有栅电极110p以及源极/漏极扩散层114p的P型MOS晶体管。
在元件分离绝缘膜102上的电阻元件形成区域，形成有由添加了杂质的多晶硅膜构成的电阻元件116。在电阻元件116上，形成有绝缘膜118。在电阻元件116两端的接触部没有形成绝缘膜。
在形成了N型MOS晶体管、P型MOS晶体管、以及电阻元件116的硅基板100上，形成有层间绝缘膜120。在层间绝缘膜120中，埋入有接触塞122、124，其分别与源极/漏极扩散层114n、114p电连接；接触塞(没有图示)，其分别与栅电极110n、110p电连接；接触塞126、128，其分别与电阻元件116两端的接触部相连接。
在埋入了接触塞122～128的层间绝缘膜120上，形成有配线层130、132，具通过接触塞122、124分别与源极/漏极扩散层114n、114p电连接；配线层(没有图示)，其通过接触塞分别与栅电极110n、110p电连接；配线层134、136，其通过接触塞126、128分别与电阻元件116两端的接触部电连接。
这样，构成了具有由CMOS晶体管以及多晶硅膜构成的电阻元件的半导体装置。
在如上述，装在半导体装置内部的电阻元件中，由于电流流动而消耗电力，从而产生焦耳热。在图15所示的在元件分离绝缘膜上形成了电阻元件的半导体装置中，由电阻元件产生的焦耳热主要经由形成在电阻元件下面的元件分离绝缘膜而向半导体基板发散。这样一来，电阻元件的面积越大，在电阻元件中产生的焦耳热就越会容易散出，从而能够更加可靠的回避由于发热而使电阻率降低，进而由于电阻率降低而使电流增大，从而导致电阻元件断路的缺点。
另一方面，若电阻元件的面积越小，则在电阻元件和半导体基板之间产生的寄生电容变得越小。
这样，为了确保电阻元件的散热而需要增大电阻元件的面积，但相反的，为了降低寄生电容而需要减小电阻元件的面积。因此，使确保电阻元件的散热和降低寄生电容的两者并存是非常的困难。
作为确保由多晶硅膜构成的电阻元件的散热、另外降低寄生电容的技术，目前为止，公知的有例如专利文献1～4中所公开的技术。
在专利文献1、2中，公开有以下结构通过使由多晶硅膜构成的电阻元件，在接触部分的外侧接触到半导体基板，从而使电阻元件中产生的热量能直接散发到基板上。该结构由于使电阻元件和基板相接触，所以能够得到较高的散热效果。
在专利文献3中，公开了如下的结构在由多晶硅膜构成的电阻元件和基板之间，经由绝缘膜配置了高电阻的多晶硅膜。根绝该结构，由于电阻元件经由电阻高且热导率高的多晶硅膜与膜厚较薄的绝缘膜与其相接触，因此，能够高效的将电阻元件中产生的热量散发到基板上。另外，在电阻元件下面配置的多晶硅膜的厚度足够厚，并且电阻元件与基板之间仅距离该厚度大小，所以寄生电容也较小。
在专利文献4中，公开了如下的结构不仅将电阻元件延伸在薄的绝缘膜上，还延伸在厚的绝缘膜上。在该结构中，由于不仅存在经由厚的绝缘膜通向基板的散热路径，还确保经由形成在电阻元件上的保护膜的散热路径，所以不需要增大薄的绝缘膜的面积，从而不会导致寄生电容的大幅度增大。
可是，在专利文献1～4中所公开的具有由多晶硅膜构成的电阻元件的半导体装置的结构中，存在以下所述的难点。
例如，在专利文献1、2中所公开的结构中，需要控制电阻元件和基板相接触的部分的电位。另外，将这种结构例如运用于CMOS电路时，形成了栅极氧化膜之后，在氧化膜上开口用于使电阻元件与基板相接触的接触窗。因此，需要考虑用于开口栅极氧化膜的蚀刻等的工艺对栅极氧化膜的依赖性的影响。
另外，在专利文献3所公开的结构中，特别是考虑到向CMOS电路上的应用时，因为需要层叠两层多晶硅膜、以及需要针对各自的多晶硅膜形成图形，所以工序变得复杂的同时，制造成本也会提高。
另外，在专利文献4所公开的结构中，因为使电阻元件也延伸在厚的绝缘膜上，所以虽然不需要增大在其上面形成了电阻元件的薄的绝缘膜的面积，但是不可忽视在形成了该薄的绝缘膜的区域所产生的寄生电容。
专利文献1JP特开平2-283058号公报。
专利文献2JP特开平3-24858号公报。
专利文献3JP特开2000-150780号公报。
专利文献4JP特开2001-257317号公报。
发明的公开本发明的目的在于提供一种具有寄生电容小、且散热性优越的电阻元件的半导体装置。
根据本发明的一个观点，提供一种半导体装置，其具有形成在半导体基板上的由多晶硅膜构成的电阻元件，上述电阻元件具有电阻部，将其电阻值设定为规定的值；接触部，其形成在上述电阻部的端部，与施加固定电压的配线相连接；散热部，其连接到上述接触部。
根据本发明，因为由将电阻值设定为规定的值的电阻部和形成在上述电阻部的端部且连接有施加固定电压的配线的接触部，以及连接在上述接触部的散热部构成形成在半导体基板上且由多晶硅膜构成的电阻元件，所以能够提供一种具有寄生电容小、并且散热性优越的电阻元件26的半导体装置。
图1是表示本发明的第一实施方式的半导体装置的结构的概略图。
图2是表示使用本发明的第一实施方式的半导体装置而构成的差动对电路的电路图。
图3是表示本发明的第一实施方式的半导体装置的制造方法的各工序剖面图(其一)。
图4是表示本发明的第一实施方式的半导体装置的制造方法的各工序剖面图(其二)。
图5是表示本发明的第一实施方式的半导体装置的制造方法的各工序剖面图(其三)。
图6是表示本发明的第一实施方式的半导体装置的制造方法的各工序剖面图(其四)。
图7是表示本发明的第一实施方式的半导体装置的制造方法的各工序剖面图(其五)。
图8是表示本发明的第一实施方式的半导体装置的制造方法的各工序剖面图(其六)。
图9是表示本发明的第二实施方式的半导体装置的结构的剖面图。
图10是表示本发明的第二实施方式的半导体装置的制造方法的各工序剖面图。
图11是表示本发明的第三实施方式的半导体装置的结构的剖面图。
图12是表示通过本发明的第三实施方式的半导体装置降低寄生电容的效果的图表。
图13是表示本发明的第三实施方式的变形例(其一)的半导体装置的结构的剖面图。
图14是表示本发明的第三实施方式的变形例(其二)的半导体装置的结构的剖面图。
图15是表示具有由CMOS晶体管以及多晶硅膜构成的电阻元件的以往的半导体装置的结构的剖面图。
具体实施例方式
(第一实施方式)针对本发明的第一实施方式的半导体装置及其制造方法，利用图1至图8进行说明。图1是表示本实施方式的半导体装置的结构的概略图，图2是表示使用本实施方式的半导体装置构成的差动对电路的电路图，图3至图8是表示本实施方式的半导体装置的制造方法的工序剖面图。
首先，针对本实施方式的半导体装置的结构，利用图1以及图2进行说明。图1A是表示本实施方式的半导体装置的结构的概略图，图1B是表示本实施方式的半导体装置中的电阻元件的结构的平面图。图1A中的电阻元件的剖面对应于图1B中的X-X’线剖面。
如图1A所示，在硅基板10上，形成有划定元件区域的元件分离绝缘膜12。在N型MOS晶体管形成区域的硅基板10内，形成有P阱14。在P型MOS晶体管形成区域的硅基板10内，形成有N阱16。
在N型MOS晶体管形成区域的硅基板10上，隔着栅极绝缘膜18，形成有由多晶硅膜构成的栅电极20n。在栅电极20n的侧壁，形成有侧壁隔离层22。在栅电极20n两侧的硅基板10内，形成有具有延伸源极/漏极结构的源极/漏极扩散层24n。就这样，在N型MOS晶体管形成区域，形成有具有栅电极20n以及源极/漏极扩散层24n的N型MOS晶体管。
在P型MOS晶体管形成区域的硅基板10上，隔着栅极绝缘膜18，形成有由多晶硅膜构成的栅电极20p。在栅电极20p的侧壁，形成有侧壁隔离层22。在栅电极20p两侧的硅基板10内，形成有具有延伸源极/漏极结构的源极/漏极扩散层24p。就这样，在P型MOS晶体管形成区域，形成有具有栅电极20p以及源极/漏极扩散层24p的P型MOS晶体管。
在元件分离绝缘膜12上的电阻元件形成区域，形成有由多晶硅膜构成的电阻元件26。电阻元件26，如图1A以及图1B所示，具有电阻部26a；接触部26b，其形成在电阻部26a的两端部；散热部26c，其连接到一侧的接触部26b。电阻部26a由矩形的多晶硅膜构成，并导入了杂质而作为设定成规定的电阻值的电阻来发挥功能。接触部26b是向多晶硅膜中导入高浓度的杂质而构成，与接触塞相连接。散热部26c由具有比电阻部26a以及接触部26b更宽并且面积更大的平面形状的多晶硅膜所构成。例如，电阻部26a以及其两端的接触部26b，如图1B所示，具有大致相同宽度的矩形的平面形状；散热部26c具有比电阻部26a以及接触部26b宽度更宽的矩形的平面形状。这些电阻部26a、接触部26b、以及散热部26c，通过在同一个多晶硅膜上构图而成为一体。
在电阻元件26的电阻部26a上，形成有绝缘膜28。
在形成了N型MOS晶体管、P型MOS晶体管、以及电阻元件26的硅基板10上，形成有层间绝缘膜30。在层间绝缘膜30中，埋入接触塞32、34，其分别与源极/漏极扩散层24n、24p电连接；接触塞(没有图示)，其分别与栅电极20n、20p电连接；接触塞36、38，其分别与电阻元件26的电阻部26a两端的接触部26b相连接。
在埋入了接触塞32～38的层间绝缘膜30上，形成有配线层40、42，其通过接触塞32、34分别与源极/漏极扩散层24n、24p电连接；配线层(没有图示)，其通过接触塞分别与栅电极20n、20p电连接；配线层44、46，其通过接触塞36、38分别与电阻元件26的接触部26b电连接。
就这样，构成了本实施方式的半导体装置。
图2是表示使用本实施方式的半导体装置而构成的电路的一例、即差动对电路的电路图。如图所示，并联连接有由本实施方式的半导体装置构成的CMOS晶体管48与电阻元件26的串联电路。各个电阻元件26的散热部26c的A点，连接到固定电位的电源电压(Vdd)上。即，与散热部26c连接的接触部26b，与在差动对回路上施加了电源电压的电源线相连接。另外，与各个电阻元件26的电阻部26a的B点电连接的CMOS晶体管48的源极/漏极一侧连接到地线。
本实施方式的半导体装置，其主要特征在于，在电阻元件26中，如同与用于施加固定电位的配线相连接的接触部26b，在寄生电容的存在不会造成电路结构上的异常的部分，设有与作为电阻起作用的电阻部26a相比面积更大且散热性更好的散热部26c。
以下，针对本实施方式的半导体装置的特征，如图2所示以构成差动对电路时为例具体的进行说明。
使用本实施方式的半导体装置来构成差动对电路时，如图2所示，由于在差动对电路上作为负荷电阻的电阻元件26的A点与电源电压相连接，所以电压不会由于电路动作而变动。这样一来，即使在A点部分存在寄生电容，在电路动作时也不会进行电荷的充放电，从而不发生起因于寄生电容的存在的电路结构上的异常。
这样一来，在即使存在这样的寄生电容也不会造成电路结构上的异常的部分上，发有与起电阻作用的电阻部26a相比面积更大且散热性更好的、由多晶硅膜构成的散热部26c，从而，能够将在电阻部26a产生的焦耳热，经由散热部26c，高效地散发到硅基板上，而能够确保优越的散热性。
另一方面，电阻元件26的B点以及电阻部26a，通过晶体管的打开/关闭动作等的电路的动作来变动其电位。这样一来，当在这样的部分存在寄生电容时，被进行电荷的充放电，而会造成对电路动作产生延迟等的电路上的异常。这样一来，对电阻部26a，也可以通过使多晶硅膜的宽度变窄而使其面积变小，尽量降低寄生电容的方式设置。这里，由于通过散热部26c来确保在电阻部26a产生的焦耳热的散热，所以，电阻部26a的设计，不必受到确保焦耳热的散热的制约，而能够从降低寄生电容的观点出发来进行设计。
此外，在图2中，虽然电阻元件26的A点与差动对电路的电源电压相连接，但只要是固定电位则并不只限于电源电压，例如也可与接地电位相连接。
如上所述，本实施方式的半导体装置，能够提供一种具有如下的电阻元件的半导体装置该电阻元件26，在如同连接到用于施加固定电位的配线的接触部26b那样寄生电容的存在不会造成电路结构上的异常的部分，具有与作为电阻而起作用的电阻部26a相比面积更大的由多晶硅膜构成的散热性好的散热部26c，另外，具有不必受到确保焦耳热的散热的制约而能够从降低寄生电容的观点出发进行了设计的电阻部26a，所以造成电路结构上的异常的寄生电容较小，并且针对产生的焦耳热具有优越的散热性。
下面，针对本实施方式的半导体装置的制造方法，利用图3至图8进行说明。
首先，在P型硅基板10上，通过例如STI(Shallow Trench Isolation浅槽隔离)法，形成划定元件区域的元件分离绝缘膜(参照图3A)。这里，P型硅基板10的杂质浓度为例如1×1015～1×1016/cm3。此外，在图3至图8中，由中央元件分离绝缘膜12划定的图中左侧的元件区域是P型MOS晶体管形成区域，而图中右侧的元件区域是N型MOS晶体管形成区域。另外，图中右侧的元件分离绝缘膜12上是电阻元件形成区域。
接着，形成具有露出N型晶体管区域的开口部的抗蚀膜52，通过以该抗蚀膜52作为掩模的离子注入，在N型MOS晶体管形成区域形成P阱14(参照图3B)。结束P阱14的形成之后，除去作为掩模使用的抗蚀膜52。
同样，形成具有露出P型晶体管区域的开口部的抗蚀膜54，通过以该抗蚀膜54作为掩模的离子注入，在P型MOS晶体管形成区域形成N阱16(参照图3C)。结束N阱16的形成之后，除去作为掩模使用的抗蚀膜54。
此外，P阱14、N阱16的杂质浓度均为例如1×1017～1×1018/cm3。
接着，通过例如热氧化法，对硅基板10的表面进行热氧化，而在元件区域上形成由硅氧化膜构成的栅极绝缘膜18。此外，栅极绝缘膜18也可由氮氧化硅膜、氧化铝膜、高介电常数膜、其他的绝缘膜形成。
接着，在整个面上，通过例如CVD法，形成例如膜厚为100nm的多晶硅膜56(参照图4A)。这里，多晶硅膜56，也可以先形成非结晶硅膜，再通过热处理对非结晶硅膜进行结晶化而形成。
接着，通过光刻法以及干刻法，在多晶硅膜56上构图，而在N型MOS晶体管形成区域形成由多晶硅膜56构成的栅电极20n，在P型MOS晶体管形成区域形成由多晶硅膜56构成的栅电极20p，另外，在元件分离绝缘膜12上的电阻元件形成区域上形成由多晶硅膜56构成且具有散热部26c的电阻元件26(参照图4B)。
接着，形成具有露出N型MOS晶体管区域的开口部的抗蚀膜58，以该抗蚀膜58以及栅电极20n作为掩模，向N型MOS晶体管区域离子注入例如砷(As)离子，而在栅电极20n两侧的硅基板10内，形成成为延伸源极/漏极结构的延伸区域的杂质扩散区域60n(参照图4C)。结束杂质扩散区域60n的形成之后，除去作为掩模使用的抗蚀膜58。
同样，形成具有露出P型MOS晶体管区域的开口部的抗蚀膜62，以该抗蚀膜62以及栅电极20p作为掩模，向P型MOS晶体管区域离子注入例如硼(B)离子，在栅电极20p的两侧的硅基板10内，形成成为延伸源极/漏极结构的延伸区域的杂质扩散区域60p(参照图5A)。结束杂质扩散区域60p形成之后，除去作为掩模使用的抗蚀膜62。
接着，形成具有露出电阻元件26的电阻部26a的开口部的抗蚀膜64，以该抗蚀膜64作为掩模，将硼离子作为杂质来进行离子注入，而向电阻部26a的多晶硅膜中导入硼离子(参照图5B)。由此，与CMOS晶体管同时形成的电阻元件26的电阻值得以调节。通过适当设定此时导入到电阻部26a中的杂质的种类和剂量等的离子注入条件，能够将电阻元件26的电阻值设定为期望的值。此外，也可以将具有露出电阻部26a和接触部26b的开口部的抗蚀膜作为掩模来进行离子注入，向接触部26b的多晶硅膜中导入杂质。
接着，在整个面上，通过例如CVD法，形成例如厚度为100nm的硅氧化膜66(参照图5C)。
接着，在整个面上，通过例如旋转涂布法来形成抗蚀膜68。之后，利用光刻法在抗蚀膜68上构图，由此使抗蚀膜68残留而覆盖电阻元件26的电阻部26a上的硅氧化膜66(参照图6A)。
接着，通过例如RIE法，以抗蚀膜64作为掩模，对硅氧化膜66进行各向异性蚀刻。由此，在栅电极20n、20p的侧壁部分上，形成由硅氧化膜66构成的侧壁隔离层22。另一方面，由于电阻元件26的电阻部26a上的硅氧化膜66是将抗蚀膜68作为掩模，所以在电阻部26a上残留着由硅氧化膜66构成的绝缘膜28，而接触部26b以及散热部26c的表面被露出(参照图6B)。结束对硅氧化膜66的各向异性蚀刻之后，除去作为蚀刻掩模而使用过的抗蚀膜68。
接着，形成具有露出N型MOS晶体管形成区域的开口部的抗蚀膜70，并以该抗蚀膜70、栅电极20n以及侧壁隔离层22作为掩模，向N型MOS晶体管形成区域利用例如砷离子进行离子注入，而在栅电极20n以及侧壁隔离层22两侧的硅基板10内，形成高浓度的源极/漏极杂质区域72n(参照图6C)。结束源极/漏极杂质区域72n的形成之后，除去作为掩模使用的抗蚀膜70。
同样，形成抗蚀膜74，其具有露出P型MOS晶体管形成区域的开口部、以及露出除了电阻元件26的散热部26c以外区域的开口部，以该抗蚀膜74、栅电极20p、侧壁隔离层22，以及电阻部26a上的绝缘膜28作为掩模，向P型MOS晶体管形成区域利用例如氟化硼(BF2)离子进行离子注入，而在栅电极20p以及侧壁隔离层22两侧的硅基板10内，形成高浓度的源极/漏极杂质区域72p(参照图7A)。与此同时，向电阻元件26的接触部26b，利用氟化硼离子进行离子注入，而向接触部26b导入高浓度的杂质。
结束源极/漏极杂质区域72p的形成之后，除去作为掩模使用的抗蚀膜74。
接着，进行规定的热处理，对注入的杂质进行活性化，在栅电极20n两侧的硅基板10内，形成具有延伸源极/漏极结构的N型的源极/漏极扩散层24n，而在栅电极20p两侧的硅基板10内，形成具有延伸源极/漏极结构的P型的源极/漏极扩散层24p(参照图7B)。
接着，在整个面上，通过例如CVD法，堆积了例如厚度为600nm的硅氧化膜之后，通过例如CMP法，对该硅氧化膜进行平坦化，从而形成由表面平坦的硅氧化膜构成的层间绝缘膜30(参照图7C)。
接着，适当地进行以下处理通过光刻法以及干刻在层间绝缘膜30上形成接触孔，并将它们以阻挡金属以及钨膜等的导体膜上埋入，从而形成接触塞32，其与N型MOS晶体管的源极/漏极扩散层24n电连接；接触塞34，其与P型MOS晶体管的源极/漏极扩散层24p电连接；接触塞(没有图示)，其分别与栅电极20n、20p电连接；接触塞36、38，其分别与电阻元件26的电阻部26a两端的接触部26b电连接(参照图8A)。此外，也可以在接触孔形成之后，向电阻元件26的接触部26b等进行离子注入，从而降低与接触塞之间的接触电阻。
接着，在整个面上适当地进行以下处理在通过例如CVD法形成导体膜之后，在其上构图，从而形成配线层40，其经由接触塞32与N型MOS晶体管的源极/漏极扩散层24n电连接；配线层42，其经由接触塞34与P型MOS晶体管的源极/漏极扩散层24p电连接；配线层(没有图示)，其经过接触塞分别与栅电极20n、20p电连接；配线层44、46，其经由接触塞42分别与电阻元件26的电阻部26a两端的接触部26b电连接(参照图8B)。
就这样，能够制造本实施方式的半导体装置，其具有构成CMOS晶体管的N型MOS晶体管以及P型MOS晶体管的同时，还具有由多晶硅构成的电阻元件。
这样一来，根据本实施方式，电阻元件26在即使存在寄生电容也不会造成电路结构上的异常的部分，具有与起电阻作用的电阻部26a相比面积更大、散热性更好的散热部26c，所以能够提供一种包括寄生电容小、且具有优越的散热性的电阻元件26的半导体装置。
(第二实施方式)针对本发明的第二实施方式的半导体装置以及其制造方法，利用图9以及图10进行说明。图9是表示本实施方式的半导体装置的结构的剖面图，图10是表示本实施方式的半导体装置的制造方法的工序剖面图。此外，对于与第一实施方式的半导体装置相同的构成元件，附以相同的符号而省略或简略其说明。
首先，针对本实施方式的半导体装置的结构利用图9进行说明。
本实施方式的半导体装置的基本结构，与第一实施方式的半导体装置大致相同。本实施方式的半导体装置，在电阻元件26的散热部26c下面的绝缘膜的厚度，比电阻部26a下面的绝缘膜的厚度更薄这点上，与第一实施方式的半导体装置相异。
即，如图9所示，在电阻元件26的散热部26c的下面，形成有绝缘膜76，该绝缘膜76比形成有电阻部26a的元件分离绝缘膜12的厚度更薄。厚度较薄的绝缘膜76，例如为形成在元件区域上的栅极绝缘膜。
散热部26c可以像第一实施方式的半导体装置那样，与电阻部26a相比宽度更宽面积更大，或者，也可与电阻部26a大致同宽、面积比电阻部26a小。
这样，本实施方式的半导体装置，其主要特征在于，在即使存在寄生电容也不会造成电路结构上的异常的部分形成的散热部26c下的绝缘膜76的厚度，比形成有电阻部26a的元件分离绝缘膜12的厚度更薄。
由于在薄的绝缘膜76上形成有散热部26c，散热部26c与硅基板10之间的距离变近。由此，在电阻元件26的电阻部26a中产生的焦耳热能够经由散热部26c，高效地散发到硅基板10上，从而能够实现优越的散热性。
接着，针对本实施方式的半导体装置的制造方法，利用图10进行说明。
首先，采用与第一实施方式的半导体装置的制造方法大致相同的方法，形成元件分离绝缘膜12而在硅基板10上划定了元件区域之后，在硅基板10内形成P阱14、N阱16(参照图10A)。
接着，通过例如热氧化法，对硅基板10的表面进行热氧化，在元件区域的N型MOS晶体管形成区域以及P型MOS晶体管形成区域上，形成由硅氧化膜构成的栅极绝缘膜18。此时，在电阻元件形成区域的元件区域上，形成了由在其上面形成电阻元件26的散热部26c的栅极绝缘膜18构成的绝缘膜76(参照图10B)。此外，与通过热氧化来形成栅极绝缘膜18分开地，在电阻元件区域的元件区域上形成硅氧化膜、氮氧化硅膜等，从而将其作为在其上面形成散热部26c的绝缘膜76也可。
接着，在整个面上，例如通过CVD法来形成多晶硅膜之后，在该多晶硅膜上，通过光刻法以及干刻来构画，并在N型MOS晶体管形成区域形成由多晶硅膜构成的栅电极20n，在P型MOS晶体管形成区域形成由多晶硅膜构成的栅电极20p，另外，在电阻元件形成区域的元件分离绝缘膜12以及薄的绝缘膜76上，形成具有散热部26c且由多晶硅膜构成的电阻元件26(参照图10C)。此时，在多晶硅膜上构图，以使电阻元件26的散热部26c形成在薄的绝缘膜76上。
然后，采用与图4C以及图5至图8所示的第一实施方式的半导体装置的制造方法相同的方法，制造了图9所示的本实施方式的半导体装置。
这样一来，根据本实施方式，电阻元件26在即使存在寄生电容也不会造成电路结构上的异常的部分具有散热部26c，其形成在绝缘膜76上，该绝缘膜76比上面形成有起电阻作用的电阻部26a的元件分离绝缘膜12更薄，所以，能够提供一种包括寄生电容较小且具有优越的散热性的电阻元件的半导体装置。
(第三实施方式)针对本发明的第三实施方式的半导体装置，利用图11进行说明。图11是表示本实施方式的半导体装置的结构的剖面图。此外，对于与第一实施方式的半导体装置相同的构成元件，附以相同的符号而省略或简略其说明。
本实施方式的半导体装置的基本结构，与第一实施方式的半导体装置大致相同。本实施方式的半导体装置，与形成有P阱14以及N阱16的进行过阱注入的硅基板10相比，在形成有电阻元件26的区域上的硅基板10的杂质浓度较低这点上，与第一实施方式的半导体装置相异。
即，如图11所示，形成有电阻元件26的区域上的硅基板10，被形成为没有进行过阱注入的非阱注入部78。
硅基板10的非阱注入部78的杂质浓度，与硅基板10的自身的杂质浓度相同。一般，在用于半导体装置的硅基板中，典型的杂质浓度是例如1×1015～1×1016/cm3。对此，P阱14以及N阱16的浓度为例如1×1017～1×1018/cm3，与非阱注入部78相比，是10～100倍的杂质浓度。
这样，本实施方式的半导体装置，其主要特征在于，对形成了电阻元件26的区域上的硅基板10没有进行过阱注入，而形成为杂质浓度较低的非阱注入部78。这样，对要形成电阻元件26的区域上的硅基板10，故意没有进行杂质的导入而将杂质浓度做成低浓度，从而，在电阻元件26下面，耗尽层延伸到硅基板10一侧。其结果，在电阻元件26与硅基板10之间产生的寄生电容降低。
此外，不会根据有无阱注入而改变电阻元件26与硅基板10之间的距离。因此，对要形成电阻元件26的区域上的硅基板10不进行阱注入，这并不影响在电阻元件26中产生的焦耳热的散热。
图12是曲线图，其表示，对在形成电阻元件26的区域上的硅基板10上也进行阱注入的半导体装置和本实施方式的半导体装置，测定在电阻元件26和硅基板10之间产生的寄生电容的结果的一例。从曲线图明显可知，对形成电阻元件26的区域上的硅基板10没有进行阱注入的本实施方式的半导体装置的场合，比进行了阱注入场合降低了约20％的寄生电容。
此外，本实施方式的半导体装置，在第一实施方式的半导体装置的制造方法中，在进行阱注入时，通过将电阻元件形成区域由抗蚀膜来进行掩模而能够制造。
这样，根据本实施方式，由于形成电阻元件26的区域上的硅基板10，没有进行阱注入而形成为杂质浓度较低的非阱注入部78，所以不影响在电阻元件26中产生的焦耳热的散热，能够降低在电阻元件26与硅基板10之间产生的寄生电容。
(变形例)本实施方式中，虽针对在第一实施方式的半导体装置中，没有对形成电阻元件26的区域上的硅基板10进行阱注入而形成为杂质浓度较低的非阱注入部78的场合进行了说明，但并不限定于此。
例如，如图13所示，在薄的绝缘膜76上形成有电阻元件26的散热部26c的第二实施方式的半导体装置中，可以将形成电阻元件26的区域上的硅基板10形成为非阱注入部78。
另外，如图14所示，在具备无散热部26c的电阻元件80的半导体装置中，可以将形成了电阻元件80的区域上的硅基板10，形成为非阱注入部78。
在上述图13以及图14所示的情况中，通过非阱注入部78的存在，在电阻元件26下面，耗尽层延伸到硅基板10一侧，从而，不影响到在电阻元件26、80中产生的焦耳热的散热，而能够降低在电阻元件26、80与硅基板10之间产生的寄生电容。
(变形实施方式)本方明并不只限于上述实施方式，而能够有各种变形。
例如，在上述实施方式中，虽然举例说明了N型MOS晶体管和P型MOS晶体管同时形成电阻元件26的情况，但与电阻元件26同时形成的半导体元件，并不只限于这些。
另外，在上述实施方式中，虽然举例说明了在元件分离绝缘膜12等上形成电阻元件26的情况，但是并不只限于元件分离绝缘膜12等，而能够在各种绝缘膜上形成电阻元件。
另外，在上述实施方式中，虽然举例说明了构成差动对电路的情况，但是，使用本发明的半导体装置所构成的电路，并不只限于差动对电路。
另外，在上述实施方式中，虽然举例说明了电阻元件26在形成于电阻部26a两端的接触部26b中的一个接触部26b具有散热部26c的情况，但是，根据使用电阻元件26的电路结构等，电阻元件26也可以在形成于电阻部26a两端的接触部26b上分别具有散热部26c。
另外，在上述实施方式中，虽然举例说明了，在差动回路中，与散热部26c连接的接触部26b，与施加电源电压的电源线相连接的情况，但是，与散热部26c的连接的并不只限于电源线，而例如接地电位线等只要是施加固定电位的配线即可。
另外，在上述实施方式中，虽然举例说明了，向源极/漏极扩散层、栅电极、以及电阻元件的接触部直接连接接触塞的情况，但是，也可以在它们表面通过自对准硅化物工艺(Salicide Process)形成CoSi2膜等的硅化物膜之后，再与接触塞相连接。由此，能够进而降低接触电阻。
工业上利用的可能性本发明使形成在半导体基板上的由多晶硅膜构成的电阻元件，由将电阻值设定为规定的值的电阻部、形成于电阻部的端部且与施加固定电位的配线相连接的接触部、以及与接触部相连接的散热部所构成，从而能够实现寄生电容小、并且具有优越的散热性的电阻元件，所以，在提高半导体装置的动作速度以及可靠性上很实用。
权利要求
1.一种半导体装置，其具有由形成在半导体基板上的多晶硅膜构成的电阻元件，其特征在于，上述电阻元件具有电阻部，其将电阻值设定为规定的值；接触部，其形成于上述电阻部的端部，且与施加固定电位的配线相连接；散热部，其与上述接触部相连接。
2.如权利要求1所述的半导体装置，其特征在于，上述电阻元件为差动对电路中的负荷电阻，上述接触部与对上述差动对电路施加电源电压的电源线或接地电位线相连接。
3.如权利要求1或2所述的半导体装置，其特征在于，进一步具有在上述半导体基板与上述电阻元件之间形成的绝缘膜。
4.如权利要求3所述的半导体装置，其特征在于，上述绝缘膜包括第一绝缘膜，其形成于上述半导体基板与上述电阻部之间；第二绝缘膜，其形成于上述半导体基板与上述散热部之间，且比上述第一绝缘膜的膜厚薄。
5.如权利要求4所述的半导体装置，其特征在于，上述第一绝缘膜是在上述半导体基板上划定元件区域的元件分离绝缘膜，上述第二绝缘膜是形成在上述元件区域上的绝缘膜。
6.如权利要求1至5中任意一项所述的半导体装置，其特征在于，在形成有上述电阻元件的区域上的上述半导体基板的杂质浓度为1×1015～1×1016/cm3。
7.如权利要求1至6中任意一项所述的半导体装置，其特征在于，上述散热部的杂质浓度比上述电阻部的杂质浓度低。
8.如权利要求1至7中任意一项所述的半导体装置，其特征在于，上述散热部比上述电阻部的面积大。
9.如权利要求1至8中任意一项所述的半导体装置，其特征在于，上述散热部的宽度比上述电阻部以及上述接触部的宽度宽。
10.如权利要求9所述的半导体装置，其特征在于，上述电阻部以及上述接触部具有大致相同的宽度。
11.如权利要求9或10所述的半导体装置，其特征在于，上述散热部具有矩形的平面形状。
12.如权利要求1至11中任意一项所述的半导体装置，其特征在于，进一步具有栅电极，其隔着栅极绝缘膜形成在上述半导体基板上，且包括与构成上述电阻元件的上述多晶硅膜同一层的多晶硅膜。
全文摘要
一种具有由形成在硅基板(10)上的多晶硅膜所构成的电阻元件(26)的半导体装置，电阻元件(26)具有电阻部(26a)，其电阻值被设定为规定的值；接触部(26b)，其形成在电阻部(26a)的两端部，并与施加固定电位的配线相连接；散热部(26c)，其与接触部(26b)相连接。从而，能够提供一种具有寄生电容小、且散热性优越的电阻元件的半导体装置。
文档编号H01L27/06GK1771602SQ0382655
公开日2006年5月10日 申请日期2003年7月31日 优先权日2003年7月31日
发明者野村浩 申请人:富士通株式会社