专利名称：半导体器件及其制造方法
技术领域：
本发明尤其涉及具有多层配线结构的半导体器件及其制造方法。
背景技术：
现在经常使用的配线形成方法，是在绝缘膜上均匀堆积导电膜，再用平版印刷技术和刻蚀技术加工后用化学汽相沉积(CVD)技术在配线之间及配线上面形成绝缘膜的方法。
但是，这样的配线方法，随着半导体集成电路的高度集成化，配线宽度和配线间隔的缩小，要正确进行配线加工和在配线间填满绝缘膜都变得越来越困难。
这里对在绝缘膜形成的构槽里充满导电膜形成配线的配线方法(下称埋入配线方法)进行探讨。
图13至图15表示埋入配线形成方法的各工序。
首先，如图13所示，在硅基片11上形成电场(field)氧化膜12。在被电场氧化膜包围的元件区域，形成例如MOS晶体管。在硅基板11上的整个面上形成硅氧化膜13、14。
而后，用照像刻蚀工艺加工硅氧化膜14，形成配线形成的沟槽31和接点孔32。接着，用照像刻蚀工艺加工硅氧化膜13，形成从沟槽31的底部分别达到MOS晶体管的栅极21、源极-漏极区域22a、22b的接点孔32。
接着，如图14所示，在硅基片11上面整个面上形成导电膜16，并且，使用CMP(化学机械研磨)技术使这种导电膜16只留在沟槽31内及接点孔32内。
接着，如图15所示，在硅氧化膜14及导电膜16上形成硅氧化膜17、18。然后，用照像刻蚀工艺加工硅氧化膜18，形成用于形成配线的沟槽33及接点孔34。接着用照像刻蚀工艺加工硅氧化膜17，形成从沟槽33底部到导电膜14的接点孔34。
然后，在硅基片11上部的整个面上形成导电膜20、并且用CMP(化学机械研磨)技术使这一导电膜20只在沟槽33内和接点孔34内留下。然后，在硅氧化膜18上及导电膜20上形成配线保护膜19。
在上述配线形成方法中，用于形成配线的沟槽31、33和形成于该沟槽31、33内、连接上层配线和下层配线用的接点孔32、34分别用照像刻蚀工艺形成。
在这种情况下，如图16所示，在形成接点孔32、34的照像刻蚀工艺中，存在如下缺点由于用来形成配线的沟槽31、33的台阶状高差，保护膜35正确解像发生困难。
又，硅氧化膜14，18上形成的沟槽31、33底面与侧面成直角相交，而且硅氧化膜13，17上形成的接点孔32、34的底面与侧面也成直角相交，因此，导电膜16、20的敷层(Coverage)变坏。
发明内容
本发明点是为解决上述缺点而作出的，其目的在于，提供即使在由于半导体集成电路的高集成化，配线宽度和配线间隔变窄的情况下，也能以高精度、高成品率、低成本提供多层配线的半导体器件的下一代配线方法，以及提供用来将导体膜完全填满接点孔内或用于形成配线的沟槽内的半导体器件及其制造方法。
为了达到上述目的，本发明的半导体器件，其特征在于，具备半导体基片、形成于所述半导体基片上的第1阻挡层膜、在所述第1阻挡层膜上形成的第1绝缘膜、在所述第一绝缘膜上形成的第2阻挡层膜、在所述第2阻挡层膜上形成的第2绝缘膜、以及填满设于所述第2阻挡层膜与所述第2绝缘膜的沟槽内和设于所述第1阻挡层膜和所述第1绝缘膜，从所述沟槽的底部达到所述半导体基片的接点孔内的导电构件；在所述接点孔的底面和侧面的角落部的所述第1阻挡层膜具有像所述接点孔的底面或侧面与所述第1阻挡层膜的表面成钝角相交那样的锥状，而所述沟槽的底面与侧面的角落部的所述第2阻挡层膜具有像所述沟槽的底面或侧面与所述第2阻挡层膜的表面成钝角相交那样的锥状。
本发明的半导体器件，其特征在于，具有半导体基片、形成于所述半导体基片上的配线、在所述配线上形成的第1阻挡层膜，在所述第1阻挡层膜上形成的第1绝缘膜、所述第1绝缘膜上形成的第2阻挡层膜、在所述第2阻挡层膜上形成的第2绝缘膜、以及填满所述第2阻挡层膜和所述第2绝缘膜上所设的沟槽内以及设于所述第1阻挡层膜与第1绝缘膜，从所述沟槽的底部达到所述配线的接点孔内的导体构件；所述接点孔的底面与侧面的角落部的所述第1阻挡层膜具有像所述接点孔的底面或侧面和所述第1阻挡层膜的表面成钝角相交那样的锥状，而所述沟槽的底面与侧面的角落部的所述第2阻挡层膜具有像所述沟槽的底面或侧面与所述第2阻挡层膜的表面成钝角相交那样的锥状。
本发明的半导体器件的制造方法，其特征在于，具备在半导体基片上形成阻挡层膜的工序、在所述阻挡层膜上形成绝缘膜的工序、刻蚀所述绝缘膜，形成从所述绝缘膜表面达到所述半导体基片的接点孔的工序、所述接点孔底部的所述阻挡层膜，用刻蚀时侧壁堆积保护膜的条件下进行的反应性离子刻蚀去除，使接点孔底面与侧面的角落部留下具有锥状的所述阻挡层膜的工序，以及在所述接点孔内填满导电膜的工序。
本发明的半导体器件的制造方法，其特征在于，具备在半导体基片上形成第1绝缘膜的工序、在所述第1绝缘膜上形成阻挡层膜的工序、在所述阻挡层膜上形成第2绝缘膜的工序、在所述第2绝缘膜上刻蚀、形成从第2绝缘膜表面达到第1绝缘膜表面的沟槽的工序、所述沟槽底部的所述阻挡层膜，用刻蚀时侧壁堆积保护膜的条件下进行的反应性离子刻蚀方法去除，使所述沟槽底面和侧面的角落部留下具有锥状的所述阻挡层膜的工序，以及在所述沟槽内填满导电构件的工序。
为了更好达到所述第1个目的，本发明半导体器件的制造方法，具有电气连接隔着层间绝缘膜设置的第1导电区域和其上层的第2导电区域的一部分的埋入电极，其特征在于，具备形成所述层间绝缘膜的一部分的第1绝缘膜的工序、在所述第1绝缘膜上形成与该第1绝缘膜刻蚀选择比不同的绝缘性保护膜的工序、对所述保护膜预先形成包含所述埋入电极的形成区域的开孔区域的工序、形成所述保护膜和覆盖开孔区域的所述层间绝缘膜的一部分的第2绝缘膜的工序、形成所述保护膜为底部的所述第2导电区域用的沟槽，同时在该沟槽形成时形成经过重迭的所述保护膜的开孔区域的部分达到所述第1导电区域的接点孔的，对所述第1绝缘膜的刻蚀工序、以及在所述接点孔和沟槽同时埋入导电构件的工序。
为了达到上述第2目的，本发明具有如下特征特别是，对于所述保护膜的开孔区域，以比所述沟槽的刻蚀宽度大的尺寸形成。
图1表示本发明第1实施例的半导体器件的剖面图。
图2表示本发明第2实施例的半导体器件的部面图。
图3表示本发明第3实施例的半导体器件的剖面图。
图4表示本发明第4实施例的半导体器件的剖面图。
图5是表示本发明的第1实施例的制造方法的一种工艺的剖面图。
图6是表示本发明第1实施例的制造方法的一种工艺的剖面图。
图7是表示本发明第1实施例的制造方法的一种工艺的立体图。
图8是表示本发明第1实施例的制造方法的一种工艺的剖面图。
图9是表示本发明第1实施例的制造方法的一种工艺的立体图。
图10是表示本发明第1实施例的制造方法的一种工艺的立体图。
图11是表示本发明第1实施例的制造方法的一种工艺的剖面图。
图12是表示本发明第2实施例的制造方法的一种工艺的剖面图。
图13是表示本发明第3实施例的制造方法的一种工艺的剖面投影图。
图14是表示本发明第3实施例的制造方法的一种工艺的剖面投影图。
图15是表示本发明第3实施例的制造方法的一种工艺的剖面投影图。
图16是表示本发明第3实施例的制造方法的一种工艺的部面投影图。
图17是表示本发明第4实施例的制造方法的一种工艺的剖面投影图。
图18是表示本发明第4实施例的制造方法的一种工艺的剖面投影图。
图19是表示本发明第4实施例的制造方法的一种工艺的剖面投影图。
图20是表示本发明第4实施例的制造方法的一种工艺的剖面投影图。
图21是表示本发明第4实施例的制造方法的一种工艺的剖面投影图。
图22是表示本发明第3实施例的制造方法的一种工艺的剖面图。
图23是表示本发明第4实施例的制造方法的一种工艺的剖面图。
图24是表示本发明第5实施例的制造方法的、在并行的两条配线上形成对向的两个接点的情况下的配线用沟槽及接点孔的平面图。
图25是沿图24的F25～F25线的剖面投影图。
图26是表示本发明第5实施例的制造方法的一种工艺的剖面图。
图27是表示本发明第5实施例的制造方法的一种工艺的部面图。
图28是表示本发明第5实施例的制造方法的一种工艺的剖面图。
图29是表示本发明第5实施例的制造方法的一种工艺的剖面图。
图30是表示本发明第6实施例的制造方法的一种工艺的剖面图。
图31是表示本发明第6实施例的制造方法的一种工艺的剖面图。
图32是用于说明本发明第7实施例的制造方法的剖面图。
图33是表示本发明第8实施例的一种工艺的剖面图。
图34是表示本发明第8实施例的制造方法的一种工艺的剖面图。
图35是表示本发明第8实施例的制造方法的一种工艺的剖面图。
图36是用于说明本发明第9实施例的制造方法的剖面图。
图37是用于说明本发明的实施例的应用例的剖面图。
图38是用于说明本发明的实施例的应用例的剖面图。
图39是表示已有的制造方法的一种工艺的剖面图。
图40是表示已有的制造方法的一种工艺的剖面图。
图41是表示已有的制造方法的一种工艺的剖面图。
图42是表示已有的制造方法的一种工艺的剖面图。
图43是表示形成接点孔的已有的制造方法的一种工艺的剖面图。
图44是表示形成接点孔的已有的制造方法的一种工艺的剖面图。
图45是表示形成接点孔的已有的制造方法的一种工艺的剖面图。
图46(a)、(b)分别为表示配线沟槽与接点孔的关系的平面图。
图47(a)、(b)分别为表示配线沟槽与接点孔的关系的平面图。
图48是表示形成的具有平版印刷工艺的析像极限间隔的配线沟槽与接点孔的关系的平面图。
图49表示具有能够应付平版印刷工艺的偏离的接点孔的配线沟槽与接点孔的关系的平面图。
具体实施例方式
下面参照附图对本发明的实施例加以详细说明。
图1表示本发明第1实施例的半导体器件。
在硅基片11上形成电场氧化膜12。在该电场氧化膜12包围的元件区域，形成例如MOS晶体管。
在硅基片11的整个面上，形成厚度约0.2微米的阻挡层膜(例如SiN、SiON、含杂质的SiO2等)13a。在阻挡层膜13a上形成厚度约1.2微米的介电常数低的绝缘膜(例如含氟的SiO2等)13b。
而阻挡层膜13a，必须使用对于绝缘膜13b反应性离子刻蚀(RIE)的选择比大的。而且绝缘膜13b的表面平整。
在绝缘膜13上形成约0.2微米厚的阻挡层膜(例如SiN、SiON、含杂质的SiO2等)14a。在阻挡层膜14a上面，形成厚度约1.5微米的介电常数低的绝缘膜(例如含氟SiO2等)14b。
又，阻挡层膜14a必须使用对于绝缘膜14b反应性离子刻蚀(RIE)的选择比大的。而且绝缘膜14b的表面平整。
在绝缘膜14b及阻挡层膜14a上形成用于形成配线的沟槽31。在该沟槽31的底面与侧面的角落部的阻挡层膜14a具有锥形，使沟槽31的底面与侧面的角落部消失。亦即，沟槽31底面或侧面与阻挡层膜14a的锥形面成钝角相交。
在绝缘膜13b及阻挡层膜13a上，形成从用于形成配线的沟槽31的底面到达MOS晶体管的栅极21或源-漏极区域22a的接点孔32。又在绝缘膜14b、13b及阻挡层膜14a、13a上形成从绝缘膜14a表面到达源-漏极区域22a的接点孔32。
在接点孔32的底面与侧面的角落部的阻挡层膜13a呈锥状，使接点孔32的底面与侧面的角落部消失。亦即，接点孔32的底面或侧面与阻挡层膜13a的锥面成钝角相交。
在沟槽31的内表面及接点孔32的内表面，形成厚度约0.1微米的配线底膜(例如Ti、Co、W等)16a。该底膜16a在沟槽31的内表面(包括阻挡层膜14a的锥面)及接点孔32的内表面(包含阻挡层膜13a的锥面)以均匀的膜厚和良好的敷层(Coverage)形成。
在底膜16a上形成完全填满沟槽31或接点孔32的导电膜(例如Al-Cu-Si、Al-Cu、Cu等)16b。又由底膜16a与导电膜16b构成配线及接点(Conduct plug)。
在绝缘膜14b及导电膜16b上形成用来保护配线的配线保护膜19。
采用所述结构的半导体器件，配线和上下配线的接点形成一体，因此，这些配线和接点可以同时形成，因而有降低成本的好处。而沟槽的角落部及接点孔的角落部的阻挡层膜13a、14a呈锥状。即沟槽31到接点孔32的底面或侧面与阻挡层膜13a的锥面成钝角相交。
从而，配线的底膜16a，可以在沟槽31的内表面(包括阻挡层膜14a的锥面)及接点孔32的内表面(包括阻挡层膜13a的锥面)以均匀的膜厚和良好的敷面形成。
图2表示本发明第2实施例的半导体器件。硅基片11上形成有电场氧化膜12。在该电场氧化膜12包围的元件区域7形成例如MOS晶体管。
在硅基片11的整个面上形成厚度约为0.2微米的阻挡层膜(例如SiN、SiON、含杂质的SiO2等)13a。在阻挡层膜13a上形成厚度约为1.2微米的低介电常数绝缘膜(例如含氟的SiO2等)13b。
而且，阻挡层膜13a必须使用对绝缘膜13b反应性离子刻蚀的选择比大的。而且绝缘膜13b的表面平整。
在绝缘膜13上形成厚度约0.2微米的阻挡层膜(例如SiN、SiON、含杂质的SiO2等)14a。在阻挡层膜14a上形成厚度约1.5微米的介电常数低的绝缘膜(例如含氟SiO2等)14b。
还有，阻挡层膜14a必须使用对绝缘膜14b反应性离子刻蚀的选择比大的。而且绝缘膜14b的表面平整。
在绝缘膜14b及阻挡层膜14a上形成用于形成配线的沟槽31。在该沟槽31的底面与侧面的角落部的阻挡层膜14a呈锥状，消除了沟槽31的底面与侧面的角落部。亦即，沟槽31的底面或侧面与阻挡层膜14a的锥面成钝角相交。
在绝缘膜13b及阻挡层膜13a形成从用于形成配线的沟槽31底面达到MOS晶体管栅极21或源极-漏极区域22a的接点孔31。而绝缘膜14b、13b及阻挡层膜14a、13a上形成从绝缘膜14a表面达到源极-漏极区域22a的接点孔32。
接点孔32底面和侧面的角落部的阻挡层膜13a呈锥状，消除了接点孔32底面与侧面的角落部。亦即，接点孔32的底面或侧面与阻挡层膜13a的锥面成钝角相交。
在设于绝缘膜13的接点孔32内，形成完全填满该接点孔32的导电膜(例如钨等)16c。导电膜正下方的源-漏极区域22a、22b上形成硅化物层(例如硅化钨)25。
在设于绝缘膜13的沟槽31的内表面及接点孔32的内表面形成厚度约0.1微米的配线的底膜(例如Ti、Co、W等)16a。这底膜16a在沟槽31的内表面(包括阻挡层膜14a的锥面)及接点孔32内表面以均匀的膜厚及良好的敷层形成。
在底膜16a上形成完全填满沟槽31或接点孔32的导电膜(例如Al-Cu-Si、Al-Cu、Cu等)16b。而由底膜16a及导电膜16b构成配线及接点。
绝缘膜16b上及导电膜16b上形成保护配线用的配线保护膜19。
采用上述结构的半导体器件、沟槽角落部及接点孔的角落部的阻挡层膜13a、14a呈锥状。亦即，沟槽31或接点孔32的底面或侧面与阻挡层膜13a的锥面成钝角相交。
从而，配线的底膜16a可以在沟槽31的内表面(包括阻挡层膜14a的锥面)以均匀的膜厚和良好的敷层形成，可以在沟槽31内及接点孔32内完全填满导电膜16b、16c。
图3表示本发明第3实施例的半导体器件。这一半导体器件是图1的半导体器件的变形例。
亦即，这一实施例的半导体器件与第1实施例的半导体器件的不同点在于使用埋入硅基片11内的埋入氧化膜12′代替电场氧化膜12。
该实施例的半导体器件的其他结构与第1实施例的半导体器件的结构相同。
上述结构也能取得与第1实施例的半导体器件相同的效果。
图4表示本发明第4实施例的半导体器件。该半导体器件是图2的半导体器件的变形例。
亦即，该实施例的半导体器件与第2实施例的半导体器件的不同点在于，用埋入硅基片11内的埋入氧化膜12′代替电场氧化膜12。
本实施例的半导体器件的其他结构与第2实施例的半导体器件的结构相同。
上述结构也可以得到与第2实施例的半导体器件相同的效果。
下面对本发明第1实施例的半导体器件的制造方法加以详细说明。在实施例中，以所述第1实施例的半导体器件为例加以说明。
首先，如图5所示，使用LOCOS(硅的局部氧化)法，在硅基片11上形成电场氧化膜12。在电场氧化膜12包围的元件区域，例如MOS晶体管。21是MOS晶体管的栅极，22a、22b是MOS晶体管的源极-漏极区域。
接着，如图6所示，使用等离子体化学汽相沉积法在硅基片11上的整个面上形成厚度约0.2微米的阻挡层膜(例如SiN、SiON、食杂质的SiO2等)13a。
接着用等离子体化学汽相沉积法在阻挡层膜13a上形成其厚度约为1.2微米的低介电常数的绝缘膜(例如SiO2、含氟SiO2等)13b。
而后，使用化学机械研磨(CMP)方法和保护刻蚀(resist etching)方法等表面平整技术将绝缘膜13b的上表面加工平整。
阻挡层膜13a必须使用对绝缘膜13b反应性离子刻蚀的选择比大的。而且将绝缘膜13b加工平整的工序在绝缘膜13b的厚度十分厚的性况下不一定必要。
接着，如图7所示，用等离子体化学汽相沉积法在绝缘膜13b上形成厚度约为0.2微米的阻挡层膜(例如SiN、SiON、含杂质的SiO2等)14a。
又用平版印刷技术与反应性离子刻蚀技术进行照像刻蚀工序，在阻挡层膜14a上形成用来形成接点的开口36。
接着，如图8所示，使用等离子化学汽相沉积法在阻挡层膜14a上形成厚度约为1.5微米，介电常数低的绝缘膜(例如SiO2、含氟SiO2等)14b。
而后，用化学机械研磨法及保护刻蚀法等平整化技术将绝缘膜14b的上表面弄平整。
还有，阻挡层膜14a必须使用对绝缘膜14b反应性离子刻蚀的选择比大的。而且在绝缘膜14b的厚度十分厚的情况下绝缘膜14b的平整化工序不一定必要。
接着，如图9所示，在绝缘膜14b上形成保护膜35，用平版印刷技术使保护膜形成图案，以此在保护膜35上形成配线图案。
而后，用反应性离子刻蚀法同时刻蚀绝缘膜14b与绝缘膜13b。结果，在绝缘膜14b上形成具有与配线图案相同的图案的沟槽31，在绝缘膜13b上形成用来形成接点的接点孔32。
这时，阻挡层膜13a、14a为对于绝缘膜13b、14b反应性离子刻蚀的选择比大的。即阻挡层膜13a、14a在成为反应性离子刻蚀的阻挡层膜的同时，阻挡层膜14a成为用来形成接点孔32的掩膜。
从而，可以同时形成用于形成配线的沟槽31、和用于形成连接上下配线(或基片与配线)的接点的接点孔32。亦即，能够自我调整地形成接点孔32，因此，能够降低造价。
又，保护膜35形成于表面平整的绝缘膜14b上、因而能够在绝缘膜14b上形成正确的配线图案(沟槽)。亦即能够在正确的位置上形成沟槽31及接点孔32，因而，即使对于元件精细的情况也能充分对付。
接着，如图10所示，刻蚀时在侧壁保护膜形成的条件下进行反应性离子刻蚀，除去沟槽31的底部及接点孔的底部阻挡层膜13a、14a。
其结果是，沟槽31的底面与侧面的角落部的阻挡层膜14a的形状呈锥状。即阻挡层膜14a的锥面与沟槽31的底面或侧面成钝角相交。
同样，接点孔32的底面与侧面的角落部的阻挡层膜13a的形状也成锥状。亦即，阻挡层膜13a的锥面与接点孔32的底面或侧面成钝角相交。
还有，作为刻蚀时侧壁形成保护膜的条件，有例如在含碳气体氛围中进行反应性离子刻蚀。
此后剥离防护膜35。
接着，如图11所示，用溅射法或化学汽相沉积法形成厚度约0.1微米的配线及接点的底膜(例如Ti、Co、W等)16a。
这时，沟槽31及接点孔32的角落部的阻挡层膜13a、14a的形状呈锥状，因此，底膜16a以均匀的厚度和良好的敷层覆盖沟槽31的内表面和接点孔32的内表面。
又用溅射法及化学汽相沉积法在底膜16a上形成厚度约2.0微米的导电膜(例如Al-Cu-Si、Al-Cu、Cu等)16b。
又使用化学机械研磨法，刻蚀导电膜16b，只使沟槽31内及接点孔32内留下导电膜16b。结果，配线和接点同时形成。
而后，用等离子体化学汽相沉积法形成膜厚约0.3微米的配线保护膜(例如SiO2等)。
采用上述制造方法，以保护膜35为掩膜，形成用于形成配线的沟槽31，同时以该保护膜35及阻挡层膜14a为掩膜，自动调整地形成用于形成接点的接点孔32。
从而，可同时形成配线图案(沟槽)和接点图案(接点孔)，可以对工序的简化导致的成本降低作出贡献。
又，沟槽31的角落部及接点孔32的角落部的阻挡层膜13a，14a有可能做成锥状。即沟槽31或接点孔32的底面或侧面与阻挡层膜13a的锥面成钝角相交。
从而，配线的底膜16a可以以均匀的膜厚和良好的敷层形成于沟槽31的内表面(包括阻挡层膜14a的锥面)和接点孔32的内表面(包括阻挡层膜13a的锥面)，可以使导电膜16b、16c完全填满沟槽31内和接点孔32内。
下面，对本发明的第2实施例的半导体器件和制造方法进行详细说明。还有，本实施例中以上述第2实施例的半导体器件为例加以说明。
首先，用与上述第1实施例的制造方法相同的方法进行，直到形成沟槽31及接点孔32为止。
亦即，如图5所示，使用LOCOS方法，在硅基片11上形成电场氧化膜12。在电场氧化膜12包围的元件区域形成例如MOS晶体管。21为MOS晶体管的栅极，22a、22b为MOS晶体管的源极-漏极区域。
接着，如图6所示，用等离子体CVD法，在硅基片11上的整个面上形成厚度约0.2微米的阻挡层膜(例如SiN、SiON、含杂质SiO2等)13a。
接着用等离子体CVD法在阻挡层膜13a上形成膜厚约1.2微米的低介电常数的绝缘膜(例如SiO2含氟SiO2等)13b。
而后，用CMP法及保护膜刻蚀方法等平整化技术使绝缘膜13b上表面平整。
再者，阻挡层膜13a必须使用对于绝缘膜13b RIE选择比大的。而绝缘膜13b的平整化工序在绝缘膜13b的厚度十分厚的情况下就不一定必要。
接着，如图7所示，用等离子体CVD法在绝缘膜13b上形成厚度约为0.2微米的阻挡层膜(例如SiN、SiON、不含杂质的SiO2等)14a。
又进行使用平版印刷技术和RIE技术的照像刻蚀工序，在阻挡层膜14a上形成用形成接点的开口36。
接着，如图8所示，用等离子体CVD法在阻挡层膜14a上形成厚度约为1.5微米的低介电常数的绝缘膜(例如SiO2、含氟SiO2等)14b。
此后，用CMP法及保护膜刻蚀法等平整化技术使绝缘膜14b上表面平整。
还有，阻挡层膜14a必须使用对绝缘膜RIE的选择比大的。又，在绝缘膜14b的厚度十分厚的情况下，绝缘膜14b的平整化工序不一定必要。
如图9所示，接着在绝缘膜14b上形成保护膜35，用平版印刷技术使保护膜35形成图案，以此在保护膜35上形成配线图案。
而后，用RIE法同时对绝缘膜14b和绝缘膜13b进行刻蚀。其结果是，在绝缘膜14b上形成具有与配线图案相同的图案的沟槽31，在绝缘膜13b上形成用于形成接点的接点孔32。
这时，阻挡层膜13a，14a对绝缘膜13b、14b RIE的选择比大。亦即在阻挡层膜13a、14a成为RIE的阻挡层膜的同时，阻挡层膜14a成为用来形成接点孔32的掩膜。
从而，用来形成配线的沟槽31和用来形成连接上下配线(或基片与配线)的接点用的接点孔32可以同时形成。亦即，由于可以自我调整形成接点孔32，可以降低制造成本。
又，保护膜35由于形成于表面平整的绝缘膜14b上，可以在绝缘膜14b上形成正确的配线图案(沟槽)。亦即，可以在正确的位置上形成沟槽31及接点孔32，因此也足以对付元件微细化的情况。
接着，如图10所示，在刻蚀时形成侧壁保护膜的条件下进行RIE，除去沟槽31底部及接点孔32底部的阻挡层膜13a、14a。
其结果是，沟槽31的底面与侧面的角落部的阻挡层膜14a的形状呈锥状。即阻挡层膜14a的锥面与沟槽31的底面或侧面成钝角相交。
同样，接点孔32的底面与侧面的角落部的阻挡层膜13a的形状也呈锥状。即阻挡层膜13a的锥面与接点孔32的底面或侧面成钝角相交。
作为刻蚀时侧壁保护膜形成的条件，可以举出在例如含碳的气体氛围中进行RIE的情况。
而后将保护膜35剥离。
接着，如图12所示，用溅射法和CVD法，至少在接点孔32内形成高熔点金属膜(例如Ti、Co、W等)。而后，在约600℃分温度下退火约30分钟，在接点孔32底部的栅极21和源极-漏极区域22a、22b形成氧化硅层25。
而后，用例如硫酸与过氧化氢的混和液完全去除与硅基片11不起反应的残存的高熔点金属膜。
用等离子体CVD法只在接点孔32内有选择地形成导电膜(例如钨)16c。其结果是，在接点孔32内形成接点。
还有，本实施例中，不形成导电膜16c的底膜为好。
使用溅射法和CVD法形成膜厚约0.1微米的配线和接点的底膜(例如Ti、Co、W等)16a。
这时，沟槽31角落部的阻挡层膜14a的形状为锥状，因此，底膜16a以均匀的厚度和良好的敷层被覆沟槽31的内表面。
又用溅射法和CVD法在底膜16a上形成膜厚约2.0微米的导电膜(例如Al-Cu-Si、Al-Cu、Cu等)16b。
又用CMP法，刻蚀导电膜16b，只让沟槽31内和接点孔32内留下导电膜16b。其结果是，同时形成配线及接点。
而后，使用等离子体CVD法，以约0.3微米的膜厚形成配线保护膜(例如SiO2等)。
采用上述制造方法，以保护膜35为掩膜，形成用于形成配线的沟槽31，同时，以该防护膜35及阻挡层膜14a为掩膜，自我调整地形成用来形成接点的接点孔32。
从而，可以同时形成配线图案(沟槽)和接点图案(接点孔)，因而可以简化工序，从而降低制造成本。
又，将沟槽13的角落部及接点孔32的角落部的阻挡层膜13a，14a加工成锥状。亦即，沟槽31或接点孔32的底面或侧面与阻挡层膜13a的锥面以钝角相交。
从而，可以在沟槽31的内表面(包括阻挡层膜14a的锥面)上以均匀的膜厚和良好的敷层形成配线的底膜16a，可以使导电膜16b、16c完全充满沟槽31内和接点孔32内。
下面对本发明半导体器件的制造方法的第3实施例加以说明。
图13～图16为依序表示上述第3实施例的接点孔形成工序的剖面投影图。
如图13所示，在半导体基片上形成绝缘膜41、下层配线42。在包含该下层配线42的绝缘膜41上依序层积绝缘膜43、阻挡层膜44。阻挡层膜44是对于后面进行的配线沟槽刻蚀的绝缘性保护膜。
对于上述阻挡层膜44，用感光平版印刷工艺、刻蚀工艺预先形成包含后来形成(作为形成接点用的)接点孔的区域的开孔区域51。该开孔区域以大于后来形成的上层配线用的沟槽的刻蚀宽度的尺寸形成。
接着，如图14所示，形成绝缘膜45覆盖着阻挡层膜44及开孔区域51。接着在绝缘膜54的规定区域、即包含下层线42上方的区域形成用于形成上层配线的沟槽的保护膜47。
保护膜47用感光平版印刷技术形成图案。这时，阻挡层膜44与绝缘膜相比非常薄，由于绝缘膜45做得厚，开孔区域51的梯级差影响几乎不存在，绝缘膜45的平整性没有受到影响。从而，防护膜45以均匀的厚度形成于大致平整的绝缘膜45上，不会导致析像度下降，可得到精确的图案。
下面，如图所示，以保护膜47为掩膜用RIE法刻蚀绝缘膜45。刻蚀的进行受到阻挡层的阻止。从而形成阻挡层膜44露出的配线用的沟槽46。又在沟槽46上，存在与阻挡层膜44的开孔区域51重迭的区域，只通过与该沟槽46共有的开孔区域51的部分再进行RIE。以此形成沟槽46，同时形成达到下层配线42的接点孔48。
接着，如图16所示，以同一工序在所述沟槽46及接点孔48埋入导电构件(例如Al-Cu、Al-Cu-Si合金等)49。接着，用CMP法除去多余的导电构件49，只在沟槽46内及接点孔48内留下导电构件。以此形成接点孔48内的接点491和埋入沟槽46内的上层配线492。
采用这样的制造方法，上层配线492和连接到下层配线42的接点491被做成一体，可用同一工序形成，因而有降低制造成本的好处。
上述工序中的阻挡层膜44使用对绝缘膜43、45RIE选择比大的。例如，绝缘膜43、45为氧化硅膜(也有含氟、碳等的情况)，阻挡层膜44为氮化硅膜等。
还有，在该实施例中，首先接点孔48通过与沟槽46共有的开孔区域51的一部分，对沟槽46自为调整形成。其次，将阻挡层膜44的开孔区域51的尺寸在配线的宽度方向上做得大，对上下层配线配合偏差留有余地。第三，保护膜47厚度均匀地形成，图案的精度良好，因而不会使析像度变坏。根据以上情况，充分考虑使细微的配线层中间的接点的接触面积不因位置配合偏差而变小的制造工艺得以实现。
下面对本发明半导体器件的制造方法的第4实施例加以说明。图17～图21是依序表示上述第4实施例的接点孔形成的工序的剖面投影图。与所述第3实施例不同之处在于，阻挡层膜还设于下层配线42上。
如图17所示，在半导体基片上形成了绝缘膜41、下层配线42。在包含该下层配线42的绝缘膜41上依次层积阻挡层膜54、绝缘膜43、阻挡层膜44。阻挡层膜44和45是对尔后进行的配线的沟槽的刻蚀和接点孔的刻蚀的绝缘性保护层。阻挡层膜44和45具有同等性质。
对上述阻挡层膜44，用感光平版印刷工艺、刻蚀工艺预先形成包含(用于形成接点的)接点孔的区域的开孔区域51。该开孔区域51以比尔后形成的上层配线用的沟槽的刻蚀宽度大的尺寸形成。
接着，如图18所示，形成覆盖阻挡层膜44和开孔区域51的绝缘膜45。接着在绝缘膜45的规定区域、即包含下层配线42上方的区域形成用于形成上层配线的沟槽的防护膜47。
防护膜47用感光平版印刷工艺形成图案。这时，阻挡层膜44与绝缘膜45相比非常薄，由于绝缘膜45做得厚，开孔区域51的梯极差的影响几乎不存在，绝缘膜45的平整性没有受到损害。从而，保护膜47的均匀的厚度形成于大致平整的绝缘膜45上，不会招致析像度的下降，能得到精确的图案。
接着，如图19所示，以保护膜47为掩膜，用RIE法刻蚀绝缘膜45。刻蚀的进行受到阻挡层膜44的阻止。从而，形成阻挡层膜露出的配线用的沟槽46。再者，在沟槽46有与阻挡层膜44的开孔区域51重迭的区域，只通过与该沟槽46共有的开孔区域51的部分进一步进行RIE。为此，在形成沟槽46的同时，形成达到阻挡层膜54的接点孔48。
接着，如图20所示，同时刻蚀去除上述沟槽46及接点孔48的底部露出的阻挡层膜44及54，使接点孔48底部露出下层配线42。
接着，如图21所示，在沟槽46及接点孔48以同一工序埋入导电构件(例如Al-Cu、Al-Cu-Si合金等)49。接着，用CMP法除去多余的导电构件49，使导电构件49只在沟槽46以及接点孔48内存留。以此形成接点孔48内的接点491以及埋入沟槽46中的上层配线492。
上述工序中的阻挡层膜54，44使用对绝缘膜43、45RIE的选择比大的。例如绝缘膜43、45用氧化硅膜(也有含氟、碳等的情况)，阻挡层膜55、54用氮化硅膜等。
采用上述第4实施例例的方法，可以得到与第3实施例相同的效果。而本第4实施例，与第3实施例相比，阻挡层膜54增加了一些，刻蚀工序增加了一次。但是接点孔48的过度刻蚀的危险性减少了。
也就是说，假如沟槽46的形成位置偏离，其结果是，发生与接点孔48的位置配合偏差，于是，在第3实施例，如图22所示，有可能发生过度刻蚀(55)。但是，在第4实施例，阻挡层膜54的去除作为选择性的刻蚀工序存在，因此，如图23所示，不会发生过度刻蚀。在第3实施例，作为接点的结构，如果可以成为图22所示的形状，即使接点孔48的位置配合有偏离，下层配线42和导电构件49的接触面积也不减少。
下面对本发明半导体器件的制造方法的第5实施例加以说明。图24为表示并行的两条配线上形成对向的两个接点的情况下配线用的沟槽及接点孔的平面图。图25是沿图24的F25-F25线的剖面投影图。而图25为了说明，表示出沟槽46及接点孔48底部露出的阻挡层膜去除前的状态。
在图24、25，与图17～图21相同的地方标以同一符号。应该注意的是，阻挡层膜44的开孔区域51横越2条配线用的沟槽46形成的结构(如图24的虚线所示)。该开孔区51在这里称为切口区域51。下面对形成这样的结构用的制造方法加以说明。
图26～图29是依序分别表示上述第5实施例的接点孔及埋入配线的形成工序的剖面图。
如图26所示，在绝缘膜41内的配线沟槽中用铝合金(例如Al-Cu-Si、Al-Cu等)构成两条下层配线42。在包含这些下层配线42的绝缘膜41依序层积阻挡层膜54、绝缘膜43、阻挡层膜44。阻挡层膜54、44是尔后进行的配线沟槽刻蚀时的绝缘性保护膜。
接着，如图27所示，在阻挡层膜44上涂布保护膜56，使用平版印刷技术，使包含在两条配线42上对向的(用于形成接点的)两个接点孔的区域的切口区域51的保护膜形成图案。在这里，保护膜56在平整的阻挡层膜44上以均匀的厚度涂布。在该保护膜的图案上，宽曝光聚焦范围和高析像度得到实现。
接着，如图28所示，以保护膜为掩膜进行阻挡层膜44的刻蚀。亦即，使用阻挡层膜44比绝缘膜43刻蚀速度快得多的条件下的RIE。以此形成切口区域51。其后，形成覆盖阻挡层膜44及切口区域51的绝缘膜45。
接着，在绝缘膜45的规定区域，即包含下层配线42各自的上方的区域，形成上层配线用的沟槽所需的保护膜47形成图案。这时，阻挡层膜44与绝缘膜45相比非常薄，由于绝缘膜45做得厚，切口区域51的梯级差的影响几乎不存在，绝缘膜45的平整性没有受到损害。从而保护膜47在大致平整的绝缘膜45上以均匀的厚度形成，不会招致析像度下降，精确的图案得以实现。
接着，以保护膜47为掩膜用RIE法刻蚀绝缘膜45。刻蚀的进行除切口区域51外，都被阻挡层膜44所阻。从而形成露出阻挡层膜44的配线用的沟槽46。还有，在沟槽46有与阻挡层膜44上的开口区域51重迭的区域，只通过与该沟槽46共有的切口区域51的部分，进一步进行RIE。以此，在形成沟槽46的同时，形成达到阻挡层膜54的接点孔48(参见图25)。其后，进行有选择地去除在接点孔48底部露出的阻挡层膜54的条件下的刻蚀工序，使接点孔48底部露出下层配线42。这时，也可以同时刻蚀沟槽46底部露出的阻挡层膜44。
接着，如图29所示，在沟槽46及接点孔48同时埋入导电构件(例如Al-Cu、Al-Cu-Si合金等)49。接着，用CMP技术、RIE技术、CDE电化学干刻蚀(Chemical Dry Etching)等技术，除去多余的导电构件，只让沟槽46内及接点孔48内留下导电构件49。以此，形成接点孔48内的接点491和埋在沟槽46内的上层配线492。
上述工序中的阻挡层膜54，44使用对绝缘膜43、45RIE的选择比大的。例如绝缘膜43、45用氧化硅膜(有时也用含氟、碳等的)；阻挡层膜54、44用氮化硅膜。这里，以所述阻挡层膜44的刻蚀速度为E3，所述绝缘膜43的厚度为T，该绝缘膜43的刻蚀速度为E2，则阻挡层膜44的膜厚必须大于用(E3/E2)×T求得的值。
绝缘膜43、45、阻挡层膜54、44也可以使用硅系薄膜以外的材料。例如，可以考虑有机系薄膜。绝缘膜43和45不一定要与阻挡层膜54、44使用同一材料。而在形成配线用的沟槽46和接点孔48的刻蚀工序中，阻挡层膜54和44的刻蚀速度必须比绝缘膜43和45的刻蚀速度慢。
采用上述第5实施例，可以得到与第3实施例相同的效果，同时，阻挡层膜51的结构特长强调如下。切口区域51可以做成横越两条配线，具有位置配合的余量。保护膜47以均匀的厚度形成，图案精度良好，因而析像度不下降。而且对向的接点孔48的间隔必然与配线沟槽46的间隔相等。此外，即使在形成在并行的各配线上对向的接点孔的情况下，也能以析橡极限间隔L1形成配线沟槽46的间隔(参看图24)。结果是，可以使半导体器件的集成度比以往高。
作为上述第5实施例的变形例，以不形成阻挡层膜54的结构作为第6实施例示于图30。假如沟槽46的形成位置有偏差，结果，接点孔48的位置配合发生偏差，如图所示，则有可能发生过度刻蚀(55)。如果允许形成这样的形状，则即使接点孔48的位置配合有偏差，也能够实现使下层配线42与导电构件49的接触面积不减少的结构。
下面对本发明半导体器件的制造方法的第7实施例加以说明。作为配线的埋入材料，使用电阻率比铝合金低的酮。铜是在氧化硅膜中扩散速度非常大的材料，因此，在氧化硅膜中形成配线时，必须有用于阻止铜向氧化硅膜扩散的防扩散膜。
图31是上述第7实施例的剖面图，下层配线62用Cu构成，因此，铜的周围覆盖着防扩散膜71。在含有该下层配线62的绝缘膜41上形成防扩散膜72。在该防扩散膜72上依序层积阻挡层膜54、绝缘膜43、阻挡层膜44(具有切口区域51)、绝缘膜54、制造工序与上述第5实施例相同。
亦即，在形成配线沟槽46及接点孔48后、埋入铜之前，使用CVD技术、溅射技术等，在配线沟槽及接点孔内壁上被覆防扩散膜43作为底膜。尔后，同时在沟槽46及接点孔48埋入导电构件69(铜)。
接着，用CMP技术、RIE技术、CDE技术等，去除多余的导电构件69，只在沟槽46内接点孔48内留下导电构件69。以此在接点孔48内形成接点691；在沟槽46形成埋入其中的上层配线692。
接着，在包含上层配线692的绝缘膜45上被覆防扩散膜74。在该图中，在防扩散膜74上再形成上层配线用的阻挡层膜64。
上述防扩散膜71，73是导电性的，考虑使用Ti系、W系、Co系的金属。作为防扩散膜71、73的厚度为10毫微米～100毫微米。上述防扩散膜72、74是绝缘性的，考虑使用氮化硅膜、或含Ti或W的微晶的氮化硅膜。这里所说的微晶，是Ti(或W)分离存在于SiN中的结构，导入的目的在于捕捉Cu原子。
在图31的结构中分别设置防扩散膜和阻挡层膜，如果是使用兼备刻蚀阻挡层和防扩散两种功能的材料，则以一种膜构成亦可。例如，图31的阻挡层膜54如果是氮化硅膜，则可以考虑不形成防扩散膜72。
下面对本发明半导体器件的制造方法的第8实施例加以说明。这是与形成上层配线一起，将决定接点孔的形成的阻挡层膜(44)按设计加工成接点孔的大小的方法。
图32～图35是依序表示所示第8实施例的接点孔及埋入配线的形成工序的剖面图。基本制造工序与所述第5实施例相同，标以相同符号。
如图32所示，在绝缘膜41内的配线沟槽形成两条由铝合金构成的下层配线。在包含该下层配线42的绝缘膜41上依序层积阻挡层膜54，绝缘膜43、阻挡层膜44。阻挡层膜54、44是尔后进行的配线沟槽刻蚀时的绝缘性保护膜。
接着，如图33所示，在阻挡层膜44上涂布保护膜56，用平版印刷技术，使在2条配线42上对向的两个(用于形成接点的)接点孔的区域的保护膜图案形成。在这里，保护膜56以均匀的厚度在平整的阻挡层膜44上涂布，因而在保护膜图案上，宽曝光聚焦范围和高析像度得以实现。
接着，如图34所示，以保护膜56为掩膜对阻挡层膜44进行刻蚀。借助于此，在各下层配线42的上方形成导通(Conduct)区域。而后形成覆盖阻挡层膜44和导通区域81的绝缘膜45。
接着，使用于形成通过绝缘膜45的规定区域，即导通区域81的上层配线用的沟槽的保护膜47形成图案。这时，阻挡层膜44要比绝缘膜45薄得多，绝缘膜45由于做得厚，切口区域51的梯级差的影响几乎不存在，绝缘膜45的平整性没有受到损害。从而，保护膜47以均匀的厚度在大致平整的绝缘膜45上形成，没有招致析像度下降，图案精确地形成。
接着，以保护膜为掩膜用RIE法对绝缘膜45进行刻蚀。刻蚀的进行除了导通区域81外都被阻挡层膜44阻止。从而，形成阻挡层膜44露出的配线用的沟槽46。随之，通过与导通区域81重迭的区域，再进行RIE。以此与形成沟槽46一起，形成达到阻挡层膜54的接点孔48。
此后，有选择地去除露出于接点孔48底部的阻挡层膜54，使接点孔底部露出下层配线42。这时，也可以同时去除沟槽46底部露出的阻挡层膜44。
接着，如图35所示，在沟槽46和接点孔48同时埋入导电构件(例如Al-Cu、Al-Cu-Si合金等)49。接着，用CMP技术、RIE技术、CDE技术等去除多余的导电构件49，只让沟槽46内及接点孔48内留下导电构件49。以此形成接点孔48内的接点491和埋入沟槽46的上层配线492。
上述制造方法具有与其他实施例相同的制造成本降低的好处。还有，本实施例在制造时位置配合精度极好，适于可靠性要求高的制造工艺。当然，采用本发明，保护膜47和56由于图案精度良好，析像度不会变坏。以此，使位置配合精度高，从而能够形成符合设计的接点孔。
作为本发明的半导体器件的制造方法的第9实施例，参看图36。图36是将上述第8实施例应用于所述第7实施例的结构而成的。
在图36中，下层配线62用铜形成，因而在铜的周围用防扩散膜71覆盖。在包含该下层配线62的绝缘膜41上形成防扩散膜72。在该防扩散膜72上依序层积阻挡层膜54、绝缘膜43、阻挡层膜44(具有导通区域81)、绝缘膜45，制造工艺和前述第8实施例相同。
亦即，在形成配线沟槽46及接点孔48之后，埋入铜之前，用CVD技术、溅射技术等，在配线沟槽及接点孔内壁被覆防扩散膜73作为底膜。而后，在沟槽46及接点孔48上同时埋入导电构件69(铜)。
接着，用CMP技术，RIE技术、CDE技术等，去除多余的导电构件69，只在沟槽46内及接点孔48内留下导电构件69。以此在接点孔48内形成接点691，在沟槽46形成埋于其中的上层配线692。
接着，在包含上层配线692的绝缘膜45上被覆防扩散膜74。在这一图中，在防扩散膜74上还形成上层的配线用的阻挡层膜64。
在图36的结构中分别设置防扩散膜和阻挡层膜，但是，如果是用兼有刻蚀阻挡层和防扩散两种功能的材料，则用一种膜构成也可以。
各实施例中的下层配线，作为导电区域，通常考虑各种结构。也就是说，不仅是层间绝缘膜之间的配线层，也可以是基片上的杂质扩散层、元件的栅极。图37、图38是作为其应用例出示的剖面图。
在图37中，MOS晶体管的栅极91、基片90上的扩散层92、绝缘膜93上的配线层94上分别形成接点491。在层间绝缘膜(绝缘膜43、45)中，与形成上层的配线沟槽46同时，形成决定接点孔48的位置的、具有开孔区域的阻挡层膜44。而阻挡层膜54是接点孔48的刻蚀工序的保护膜。最终，按与接点孔48相应的大小分别有选择地刻蚀去除。图38是采用铜构成的导电构件69代替图37的结构中的导电材料49。铜的周围由防扩散膜73所覆盖。
如上所述，采用本发明的半导体器件及其制造方法，具有如下效果(1)以保护膜为掩膜，在形成用来形成配线的沟槽的同时，以该保护膜及阻挡层膜为掩膜，对上层配线沟槽自我调整地形成接点孔。从而可以同时形成配线图案(沟槽)和接点图案(接点孔)，可以对简化工序、从而降低制造成本作出贡献。
(2)分别形成上述阻挡层膜和上述配线用的沟槽的保护膜以均匀的厚度形成，因而形成的图案精度良好，所述极不容易引起析像度劣化。
(3)在配线沟槽下部的阻挡层膜上对切口区域开孔开得比配线沟槽的宽度大，因此，即使在平版印刷工序中位置配合发生偏离，也可以避免接点与该上层配线的接触面积减少。
(4)在并行的配线下形成对向的接点孔的情况下，切口区域横越并行的两条配线形成，从而接点孔的间隔必然与配线沟槽的间隔相等。从而，即使在使用上述(3)的方法、在并行的各配线上形成对向的接点孔的情况下，也能够以析像极限间隔形成配线沟槽的间隔。其结果有助于半导体器件的高度集成化。
(5)沟槽的角落部及接点孔的角落部的阻挡层膜加工成锥状。亦即，沟槽或接点孔的低面或侧面与阻挡层膜的锥面以成钝角相交的方式构成。从而，配线的底膜可以在沟槽的内表面及接点孔的内表面以均一膜厚和良好的敷层形成。
权利要求
1.一种半导体器件的制造方法，其特征在于，具有在半导体基片上形成第1阻挡层膜的工序、在所述第1阻挡层膜上形成第1绝缘膜的工序、在所述第1绝缘膜上形成第2阻挡层膜的工序、在所述第2阻挡层膜上形成开孔区域的工序、所述第1绝缘膜上及所述第2阻挡层膜上形成第2绝缘膜的工序、在所述第2绝缘膜上形成保护膜的工序、在所述保护膜上形成至少包含所述第2阻挡层膜的开孔区域的所述第2绝缘膜表面露出的图案的工序、将所述保护膜作为掩膜刻蚀所述第2绝缘膜，在所述第2绝缘膜上形成沟槽，同时以所述第2阻挡层膜和所述保护膜作为掩膜刻蚀所述述第1绝缘膜，在第1绝缘膜上形成接点孔的工序、除去所述接点孔底部的所述第1阻挡层膜的工序、以及在所述接点孔内及所述沟槽内填满导电构件的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，除去所述第1阻挡层膜的所述接点孔的底部包含，所述半导体基片上的层间绝缘膜之间的配线层、所述半导体基片表面的杂质扩散层、以及形成于半导体基片上的元件的栅极中的任一导电区域；所述沟槽成为上层的配线。
3.一种半导体器件的制造方法，其特征在于，具有在半导体基片上形成配线的工序、在所述配线上形成第1阻挡层膜的工序、在所述第1阻挡层膜上形成第1绝缘膜的工序、在所述第1绝缘膜上形成第2阻挡层膜的工序、在所述第2阻挡层膜上形成开孔区域的工序、在所述第1绝缘膜上及所述第2阻挡层膜上形成第2绝缘膜的工序、在所述第2绝缘膜上形成保护膜的工序、在所述保护膜上形成至少包含所述第2阻挡层膜的开孔区域的所述第2绝缘膜表面露出的图案的工序、以所述保护膜为掩膜刻蚀所述第2绝缘膜，在所述第2绝缘膜上形成沟槽，同时以所述第2阻挡层膜和所述保护膜为掩膜刻蚀所述第1绝缘膜，在所述第1绝缘膜上形成接点孔的工序、除去所述接点孔底部的所述第1阻挡层膜的工序、以及在所述接点孔内及所述沟槽内填满导电构件的工序。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第2阻挡层膜上形成的开孔区域的尺寸比所述沟槽的刻蚀宽度大。
5.根据权利要求1所述的半导体器件的制造方法，所述接点孔底部的所述第1阻挡层膜及所述沟槽底部的所述第2阻挡层膜，用刻蚀时侧壁堆积保护膜的条件下进行的反应性离子刻蚀去除，所述接点孔的底面与侧面的角落部留下呈锥状的所述第1阻挡层膜，在所述沟槽的底面与侧面的角落部留下呈锥状的所述第2阻挡层膜。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述接点孔的底面及侧面、以及所述沟槽的底面及侧面形成底膜后，所述导电构件借助于在所述底膜上形成金属膜，填满所述接点孔内及所述沟槽内。
7.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述第2阻挡层膜上形成的开孔区域的尺寸比所述沟槽的刻蚀宽度大。
8.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述接点孔底部的所述第1阻挡层膜及所述沟槽底部的所述第2阻挡层膜用刻蚀时侧壁堆积保护膜的条件下进行的反应性离子刻蚀去除，所述接点孔的底面与侧面的角落部留下呈锥状的所述第1阻挡层膜，在所述沟槽的底面与侧面的角落部留下呈锥状的所述第2阻挡层膜。
9.根据权利要求3所述的半导体器件的制造方法，其特征在于，在所述接点孔的底面及侧面、以及所述沟槽的底面及侧面形成底膜后，所述导电构件借助于在所述底膜上形成金属膜的方法，填满所述接点孔内及所述沟槽内。
10.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述导电构件，在沟槽内成为所述配线的上层配线，在所述接点孔内成为配线间的接点。
11.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述接点孔内填满金属膜后，在所述沟槽底面、侧面以及接点孔内的金属膜上形成底膜，再在所述底膜上形成金属膜，以此使所述导电构件填满所述接点孔内及所述沟槽内。
12.根据权利要求2所述的半导体器件的制造方法，其特征在于，在所述接点孔内填满金属膜后，在所述沟槽底面、侧面及接点孔内的金属膜上形成底膜，再在所述底膜上形成金属膜，以此使所述导电构件填满所述接点孔内及所述沟槽内。
13.一种半导体器件的制造方法，该器件具有电气连接隔着层间绝缘膜设置的第1导电区域和其上层的第2导电区域的一部分的埋入电极，该制造方法的特征在于，具备形成所述层间绝缘膜的一部分的第1绝缘膜的工序、在所述第1绝缘膜上形成与该第1绝缘膜刻蚀选择比不同的绝缘膜保护膜的工序、对所述保护膜预先形成包含所述埋入电极的形成区域的开孔区域的工序、形成覆盖所述保护膜和开孔区域的所述层间绝缘膜的一部分的第2绝缘膜的工序、形成所述保护膜为底部的所述第2导电区域用的沟槽，同时在该沟槽形成时形成经过重迭的所述保护膜的开孔区域的部分达到所述第1导电区域的接点孔的，对所述第1绝缘膜的刻蚀工序、以及在所述接点孔和沟槽同时埋入导电构件的工序。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，具备在形成所述第1绝缘膜的工序之前在所述第1导电区域上形成与所述保护膜相同性质膜厚的预备保护膜的工序、以及在对所述层间绝缘膜进行刻蚀的工序之后除去所述保护膜及预备保护膜的刻蚀工序。
15.根据权利要求13所述的半导体器件的制造方法，其特征在于，对于所述保护膜的开孔区域以大于所述沟槽的刻蚀宽度的尺寸形成。
16.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述第1导电区域包含层间绝缘膜之间的配线层、基片上的杂质扩散层和元件的栅极中的任一层，所述第2导电区域是形成于所述沟槽内的配线层。
17.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述第2导电区域是形成于所述沟槽内的配线；所述保护膜的开孔区域是横越所述第2导电区域中的配线形成的切口(Slit)区域；以该切口区域与所述沟槽的形成区域在刻蚀方向共有的部分作为所述接点孔的形成区域。
18.根据权利要求13所述的半导体器件的制造方法，其特征在于，所述沟槽数条并行地形成；所述第2导电区域构成埋入这些沟槽内的所述导电构件形成的多条配线；所述保护膜的开孔区域是横越所述多条配线形成的切口区域；以所述切口区域与所述沟槽的形成区域在刻蚀方向共有的部分作为所述接点孔形成区域。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，所述接点孔分别相向形成于并行的两条所述沟槽上。
20.根据权利要求13所述的半导体器件的制造方法，其特征在于，具备形成所述导电构件的底膜的工序；将该底膜用于防止扩散。
21.根据权利要求20所述的半导体器件的制造方法，其特征在于，所述底膜是以Ti、W、Co中的任意一种金属为主成份的导电体。
22.一种半导体器件的制造方法，其特征在于，具备如下工序在硅基片上或形成于硅基片上的导电区域上堆积第1绝缘膜的工序、堆积与所述第1绝缘膜刻蚀选择比不同的第2绝缘膜的工序、堆积与所述第2绝缘膜刻蚀选择比不同的第3绝缘膜的工序、对所述第3绝缘膜预先形成以后给第2绝缘膜开孔用的切口区域的工序、在所述第3绝缘膜及切口区域上堆积与所述第3绝缘膜刻蚀选择比不同的第4绝缘膜的工序、以所述第3绝缘膜作为刻蚀阻挡层对所述第4绝缘膜形成成为配线区域的第1开孔部，同时对与所述切口区域和第1开孔部重迭的区域对应的所述第2绝缘膜形成第2开孔部的第1刻蚀工序、除去所述第3绝缘膜和第1绝缘膜，使所述第2开孔部达到所述导电区域的第2刻蚀工序、以及在所述第1、第2开孔部内同时埋入导电构件的工序。
23.根据权利要求22所述的半导体器件的制造方法，其特征在于，所述第3绝缘膜接触着所述导电构件形成。
24.根据权利要求22所述的半导体器件的制造方法，其特征在于，所述第1绝缘膜接触着所述导电构件形成。
25.根据权利要求22所述的半导体器件的制造方法，其特征在于，以所述第3绝缘膜的刻蚀速度为E3、从所述第3绝缘膜起，到所述第1绝缘膜为止的第2绝缘膜的厚度为T，该第2绝缘膜的刻蚀速度为E2，则所述第3绝缘膜的厚度大于用(E3/E2)×T计算出的值。
26.根据权利要求22所述的半导体器件的制造方法，其特征在于，所述第1绝缘膜与第3绝缘膜性质相同；所述第2绝缘膜与第4绝缘膜性质相同。
27.根据权利要求22所述的半导体器件的制造方法，其特征在于，对所述第3绝缘膜的切口区域，形成于所述第1开孔部一侧的方向上，尺寸做得比该第1开孔部大。
28.根据权利要求22所述的半导体器件的制造方法，其特征在于，所述第1开孔部是至少两条并行被刻蚀的沟槽；所述切口区域横越这两条沟槽形成；所述第2开孔部被规定于所述切口区域与沟槽的形成区域在刻蚀方向上共有的部分。
29.根据权利要求28所述的半导体器件的制造方法，其特征在于，所述沟槽使用平版印刷技术形成，所述沟槽之间的间隔与所述平版印刷技术的最小析像间隔相同。
30.根据权利要求22所述的半导体器件的制造方法，其特征在于，具备形成所述导电构件的底膜的工序，该底膜用于防止扩散。
31.根据权利要求30所述的半导体器件的制造方法，其特征在于，所述底膜是Ti、W、Co中的任意一种金属为主成份的导电体。
全文摘要
本发明半导体器件及其制造方法提供配线宽度、间隔缩小的下一代配线方法。其方法是，在基片上形成阻挡层膜13a和绝缘膜13b。阻挡层膜13a选择对绝缘膜13bRIE的选择比大的。在绝缘膜13b上形成阻挡层膜14a和绝缘膜14b。在阻挡层膜14a上形成接点孔32的图案。在保护膜35上形成配线图案。以保护膜35和阻挡层膜14a为掩膜用RIE对绝缘膜13b、14b进行刻蚀，即自我调整地同时形成用于形成配线的沟槽和用于形成接点的接点孔。
文档编号H01L23/522GK1501472SQ20031011437
公开日2004年6月2日 申请日期1996年9月28日 优先权日1995年9月29日
发明者猪原正弘, 柴田英毅, 松能正, 毅 申请人:东芝株式会社