专利名称：具有整合于壳体并由共享接触夹完成接触之至少两芯片之半导体组件的制作方法
技术领域：
本发明涉及一种具有至少两半导体晶体之半导体组件，其中，两半导体芯片系整合于一壳体内部。
背景技术：
欧洲专利EP 0 827 201 A2系描述一种半导体组件，其中，三半导体芯片系整合于一壳体内部，其中，两半导体芯片系彼此间隔地排列于另一半导体芯片之接触区域，并且，该另一半导体芯片系安装于一载具表面。在这种情况中，该三半导体芯片系利用连结线接触连接该壳体伸出之连接脚。该等连接脚系向下弯曲至该壳体下方，藉以将组件固定于一电路板。
美国专利US 6040626及美国专利US 2001/0044167系描述一种半导体组件，分别具有整合于一壳体内部之一半导体芯片，其中，该半导体芯片之接触区域系利用所谓之”接触夹”连结该壳体伸出之连接脚。
欧洲专利EP 0 962 975 A2及日本专利JP 2000082721 A系同样描述一种半导体组件，分别具有整合于一壳体内部之一半导体芯片，并且，利用该半导体芯片之接触区域，接触系利用接触夹完成，其中，该等接触夹系由该壳体伸出，并且，同时做为连接脚。
利用连接于另一端之连结线，接触半导体芯片连接与该壳体连接脚之做法系耗费大量空间，因为该半导体芯片上方系需要一特定壳体高度以获致该等连结线之精确行进，其将会具有下列效应，即除了该等连结线以外，该壳体体积之一相当部分大致上均不会利用。
发明内容
有鉴于此，本发明之一主要目的便是提供一种半导体组件，具有整合于一壳体之至少两半导体芯片，其中，一可利用壳体体积系具有较佳利用，藉以获致一给定壳体体积之一更紧密设计，或者，实现具有一更大半导体芯片面积之一半导体组件。
根据本发明之半导体组件系具有一壳体；至少二半导体芯片，排列于该壳体中，在各种情况中，该等半导体芯片系具有一前侧及一后侧，并且，在各种情况中，该等半导体芯片系具有至少一接触区域于该前侧及/或该后侧。另外，根据本发明之半导体组件更具有至少一接触夹，由该壳体伸出，并且，具有一平板类型区段，该平板类型区段具有彼此相对之一第一连接区域及一第二连接区域，以及，至少一连接脚，位于该壳体外部。该至少一接触夹之平板类型区段系电性导通接触该等半导体芯片之接触区域，藉此，该接触夹之第一连接区域系施加于至少一该等半导体芯片之接触区域，并且，该接触夹之第二连接区域系施加于至少另一该等半导体芯片之接触区域。如此，该接触夹之平板类型接触区段两侧均可以用来接触半导体芯片，该等半导体芯片之各个接触系利用该接触夹彼此连接，并且，该接触夹，经由其连接脚，系同时形成可由该壳体外部存取之该等半导体芯片之一连接。
利用一接触夹以接触半导体芯片两侧、并形成两半导体芯片之外部连接以形成接触，具有至少两半导体芯片之半导体组件便可以获致一特别紧密之设计。
特别是，若复数半导体芯片系排列于该壳体内部，其中，该等半导体芯片系旋转90度，相对于半导体芯片在壳体内部之习惯固定方向，则一给定壳体体积之良好空间利用亦可以达到。半导体芯片之习知壳体，举例来说，P-DSO类型之壳体，系平坦状，并且，具有一顶侧及一底侧，该等顶侧及底侧之面积系大于他侧面积。在这种类型之壳体中，半导体芯片之习知固定方式系使半导体芯片之前侧及后侧能够大致平行于壳体之顶侧及底侧。
根据本发明，然而，半导体芯片在壳体内部之整合方式系使半导体芯片之前侧及后侧能够大致垂直于壳体之顶侧及底侧。如此，壳体内部便可以整合复数半导体芯片，该等半导体芯片之面积小于壳体之剖面面积，并且，本发明之半导体组件亦可以具有良好之空间利用。
将该壳体内部之复数半导体芯片平行收纳于该壳体顶侧及底侧、并在各种情况中，利用一共享接触夹接触两半导体芯片之程序系特别有利于SiC技术之功率组件。利用SiC技术制造之晶圆，半导体组件系由该晶圆切割出来，缺陷密度仍然极大，相较于利用Si技术制造之晶圆，因此，仅有小面积之半导体芯片才能够制造并保有堪用之良率。并且，随着半导体芯片大小之增加，各个晶圆之拒绝率亦会某种程度地增加。根据本发明方法，壳体内部将可以整合复数个具有小半导体芯片面积之半导体芯片，举例来说，二极管或晶体管，并具有最佳空间利用，并且，利用接触夹及接触夹连接脚之外部电路将这些半导体芯片并连，藉以得到具有大半导体芯片面积之半导体组件。
本发明之较佳实施例系提供至少一接触夹，由该壳体邻接底侧之一侧伸出，并且，具有一弯曲区段，在底侧下方形成连接脚之连接接触，藉以利用，举例来说，连接脚固定于一电路板。
本发明之另一较佳实施例系提供至少一接触夹，由该壳体之底侧伸出，藉以形成一连接脚。
较佳者，功率晶体管系整合于该至少二半导体芯片中，在各种情况中，该等功率晶体管系具有三接触区域，包括一栅极接触区域，一源极接触区域，及一漏极接触区域。该等栅极接触区域及该等源极接触区域，在各种情况中，系形成于该等半导体芯片之前侧，并且，该等漏极接触区域，在各种情况中，系形成于该等半导体芯片之后侧。
根据想要之应用，利用一接触夹接触并彼此连接之两半导体芯片系可以排列，藉以使接触夹依序接触两半导体芯片之后侧(在晶体管之例子中，举例来说，接触其漏极端)并将其彼此连接，藉以使接触夹依序接触两半导体芯片之前侧(在晶体管之例子中，举例来说，接触其源极端与门极端)，或者，藉以使接触夹依序接触一半导体芯片之前侧及另一半导体芯片之后侧(在晶体管之例子中，举例来说，接触一半导体芯片之源极及另一半导体芯片之漏极)。在二极管之例子中，二极管之串连电路或并连电路亦可以利用对应方式制造。
本发明系配合所附图式，利用两个较佳实施例详细说明如下。
图1系表示一种半导体组件之平面图，其系具有复数半导体芯片整合于一壳体；图2系表示图1半导体组件在切面A-A之剖面图；图3系表示图1半导体组件在切面B-B之剖面图；图4系表示图1半导体组件之透视图，其壳体系关闭；图5系表示图1至4半导体组件之等效电路图，当利用晶体管芯片；图6系表示根据本发明半导体组件之另一较佳实施例之透视图；图7系表示图6半导体组件之平面图；图8系表示图6及7半导体组件之侧面图；以及图9系表示图6至8半导体组件当利用晶体管芯片时之等效电路图。
附图中的标号的意思如下1-5→半导体芯片11，21，31，41，51→后侧12，22，32，42，52→前侧61，62，63→接触夹71，72，73→接触夹81，82，83→接触夹90→壳体91→壳体底侧92→壳体预侧93A，93B→壳体侧壁43→接触区域33，34→接触区域721→接触夹之平板类型区段731→接触夹之平板类型区段D1-D3→连接脚G1-G3→连接脚S1-S3→连接脚10，20→半导体芯片101，201→半导体芯片之后侧102，202→半导体芯片之前侧65→接触夹74，75→接触夹64→接触夹84→接触夹95→壳体D4，D5→连接脚G4，G5→连接脚S5→连接脚具体实施方式
在所附图式中，除非另有所指，相同图式符号系表示具有相同意义之相同组件。
图1至4系表示根据本发明半导体组件之第一较佳实施例，其具有举例来说，五个半导体芯片1-5，一起整合于一壳体90内部。图4系表示这个壳体90之透视图，其具有一底侧91及一顶侧92。根据这个平坦壳体90之形状，在各种情况中，底侧91及顶侧92之面积会大于侧壁93A，93B之面积，或者，底侧91及顶测92间之高度h会小于壳体90之宽度b及长度1。在这种情况中，当半导体组件固定于一电路板时，顶侧92及底侧91系表示平行电路板固定平面之侧边，该固定平面系具有接触连接。
图1系表示半导体组件之俯视剖面图，其中，该壳体90系表示为图1之虚线部分。
在这个例子中，半导体组件系具有五个半导体芯片1-5，其在各种情况中系具有一前侧12，22，32，42，52及一后侧11，21，31，41，51。根据这种较佳实施例，在各种情况中，这些半导体芯片系形成，举例来说，整合一功率金属氧化物半导体场效应晶体管(MOSFET)之晶体管芯片，以及，在各种情况中，这些半导体芯片在后侧11，21，31，41，51系具有一漏极接触区域43，如图2之半导体芯片4所示，以及，在各种情况中，这些半导体芯片在前侧12，22，32，42，52系具有一栅极接触区域33及一源极接触区域34，如图3之半导体芯片3所示。
在壳体内部，这些半导体芯片1-5之收纳方式系使其前侧及后侧至少大致垂直于平坦壳体90之顶侧92及底侧91。在各种情况中，这些半导体芯片系利用该壳体90伸出之共享接触夹61-63，71-73，81-83两两接触，并且，在壳体外部区段形成连接脚D1-D6，G1-G3，S1-S3，经由这些连接脚，举例来说，半导体组件便可以焊接至电路板之连接点，或者，利用其它方式电性连接。
这些半导体芯片1-5系一个接着一个地纵向排列于这个壳体，藉以使两邻接半导体芯片之前侧及后侧能够彼此相对。如此，半导体芯片1之前侧12系面对半导体芯片2之前侧22，半导体芯片2之后侧21系面对半导体芯片之后侧31，半导体芯片3之前侧32系面对半导体芯片4之前侧42，以此类推。
在这种例子中，半导体芯片1及2之排列方式系使两半导体芯片之前侧12，22能够彼此面对，并且，前侧12，22之源极连接区域乃是利用排列于半导体芯片1，2间之接触夹71接触，并且，源极连接区域系彼此电性连接。相对地，半导体芯片1，2之栅极连接区域系利用一接触夹81接触，其同样排列于半导体芯片1，2间，如此，栅极连接区域系彼此电性连接。接触夹71之连接脚S1系形成两半导体芯片1，2之一共享源极端，并且，接触夹81之连接脚G1系形成两半导体芯片1，2之一其享栅极端。利用与半导体芯片1，2例子之对应方式，一接触夹72系接触半导体芯片3，4之前侧32，42之源极连接区域，并且，半导体芯片3，4之前侧32，42系彼此面对，一连接脚S2系形成半导体芯片3，4之一共享源极端，并且，一接触夹82系接触半导体芯片3，4之栅极连接区域(图3之图式符号33)，该接触夹82之一连接脚G2系形成半导体芯片3，4之一共享栅极端。
另一源极接触夹73仅接触半导体芯片5之前侧52之源极接触区域，并且，另一栅极接触夹83仅接触半导体芯片52之前侧52之栅极连接区域。
如图2之接触夹63及图3之接触夹72，82，在各种情况中，这些接触夹可以具有一平板类型区段631，721，821，其两侧具有连接区域以接触半导体芯片之接触区域。
利用源极接触夹71，72接触两邻接半导体芯片1，2及3，4之源极连接区域，及，利用栅极接触夹81，82接触两邻接半导体芯片1，2及3，4之栅极接触区域之对应方式，一共享生长接触夹系接触两邻接半导体芯片之漏极连接区域。在这种例子中，一共享漏极接触夹62系接触邻接半导体芯片2，3之后侧21，31之漏极接触区域，并且，该接触夹系具有两连接脚D3，D4，由壳体90之相对侧边伸出并形成半导体芯片2，3之共享漏极端。利用对应方式，一共享漏极接触夹63系接触半导体芯片4，5之后侧41，51之漏极接触区域，该漏极接触夹系同样具有连接脚D5，D6，由壳体90之相对侧边伸出。另一漏极接触夹61仅接触半导体芯片1之后侧，其排列于半导体芯片1-5及接触夹61-63，71-73，81-83形成之半导体芯片/接触夹堆栈之一侧，并且，该漏极接触夹仅接触半导体芯片且同样具有两连接脚D1-D2，由壳体之相对侧边伸出。
如图2及3，这些连接脚D1-D6，S1-S3，G1-G2系向下弯曲，藉以利用这些连接脚，将半导体组件放置于电路板。这些接触夹61-3，71-73，81-83可以制造为具有这种角度的连接脚。另外，这些接触夹61-63，71-73，81-83之制造方式亦可以这些连接脚D1-D6，S1-S3，G1-G2首先由壳体90水平伸出，并且，这些连接脚仅会在固定侧边弯曲为想要形式。
图5系表示图1至4半导体组件之等效电路图，假设半导体芯片1-5为分别整合金属氧化物半导体场效应晶体管(MOSFET)之功率晶体管芯片。如先前所述，半导体芯片4，5之晶体管系具有连接脚D5，D6形成之一共享漏极端，并且，半导体芯片2，3之晶体管系具有连接脚D3，D4形成之一共享漏极端。在各种情况中，半导体芯片1，2及3，4之晶体管系具有连接脚S1及S3形成之共享源极端及连接脚G1，G2形成之共享栅极端。经由电路板之外部连接，利用简单方式，半导体芯片之所有漏极端便可以彼此连接，半导体芯片之所有源极端便可以彼此连接，半导体芯片之所有栅极端便可以彼此连接，藉以得到五个具有高介电强度之并连功率晶体管芯片。为方便了解，等效电路图之端点系利用形成端点之对应连接脚图式符号表示，并且，晶体管系利用对应半导体芯片图式符号表示。
根据图1至4半导体组件之良好空间利用系利用实例说明如下。
假设壳体系P-DSO-12类型标准壳体，亦即壳体高度h＝2.6mm，壳体宽度b＝7.5mm，壳体长度l＝6.4mm。在半导体芯片前侧及后侧平行于顶侧及底侧，并且，半导体芯片接触区域连接至连接脚之习知固定方式中，壳体中可以整合具有半导体芯片面积13.3mm2之半导体芯片。然而，根据本发明图1至3之排列，在这类壳体中，壳体中可以整合五个分别具有半导体芯片面积1.6*4.6mm2之半导体芯片，亦即总共36mm2之半导体芯片面积。在功率晶体管中，考量介电强度正比于半导体芯片面积，利用复数并连功率晶体管形成之功率晶体管便可以实现于标准壳体，并且，这种功率晶体管亦可以具有明显加大之介电强度。在壳体内部垂直放置复数小半导体芯片之这种排列系格外有益于SiC技术之组件，因为在这种技术中，仅有小半导体芯片面积之半导体芯片才能够提供堪用之良率。
这些接触夹61-63，71-73，81-83亦可以利用习知方法应用于半导体芯片1-5之接触区域，举例来说，利用焊接，电性导通附着物，或压迫整个半导体芯片/接触夹堆栈。另外，壳体90之整体排列系利用习知方法制造，其中，半导体芯片接触夹及接触夹系利用射模方式，密封以壳体射模化合物。
图6至8系表示本发明半导体组件之另一较佳实施例，其中，图6系表示半导体组件之透视图，图7系表示半导体组件之平面图，图8系表示半导体组件之侧面图。这种半导体组件系具有两半导体芯片10，20，在各种情况中，两半导体芯片10，20系具有一前侧102，202及一后侧101，201。在这种较佳实施例中，两半导体芯片10，20同样形成晶体管芯片，并且，在各种情况中，两半导体芯片10，20在后侧101，201系具有漏极连接区域，及，在各种情况中，两半导体芯片10，20在前侧102，202系具有源极连接区域与门极连接区域。
两半导体芯片10，20之排列方式系使第一半导体芯片10之前侧102面对第二半导体芯片20之后侧201，一共享接触夹65(排列于半导体芯片10，20间)系接触第二半导体芯片20后侧201之漏极接触区域及第一半导体芯片10前侧102之源极接触区域。接触夹65系利用平板类型方式形成，藉以产生与半导体芯片20之源极接触区域及与半导体芯片10之漏极接触区域之最大面积接触，并且，接触夹65系由壳体95底侧伸出，接触夹65系在壳体95底侧区域折角。接触夹65由壳体伸出之区段D5系形成一连接脚，藉以做为半导体芯片20之源极接触及半导体芯片10之漏极接触之共享连接。
另一接触夹64系接触第一半导体芯片10后侧101之漏极接触区域，该接触夹同样由壳体95底侧伸出且具有一连接脚D4，行进于平行接触夹65(位于半导体芯片10，20间)之连接脚D5之区段。
一栅极接触夹74系接触第一半导体芯片10前侧102之栅极接触区域。为避免栅极接触夹74接触第二半导体芯片20，两半导体芯片在壳体中系彼此位移地平行排列。
一源极接触夹84系接触第二半导体芯片20前侧202之栅极接触区域，该源极接触夹同样由壳体95底侧伸出。利用对应方式，栅极接触夹74系接触第二半导体芯片20前侧202之栅极接触区域，该栅极接触夹系大致平行于源极接触夹84。
图9系表示本发明图6至8所示半导体组件之等效电路图。这种半导体组件，举例来说，具有分别整合一功率金属氧化物半导体场效应晶体管(MOSFET)之两半导体芯片10，20，系利用空间节省且紧密方式实现一半桥，藉此，晶体管10，20之栅极端系分别利用栅极连接脚G4，G5接触。晶体管20之漏极端系连接至晶体管10之源极端，藉此，这两个端点系可以利用共享连接脚D5接触。另外，晶体管20之源极端亦可以利用连接脚S5外部接触，以及，晶体管10之漏极端亦可以利用连接脚G4外部连接。
除晶体管芯片以外，本发明亦可以适用于任何半导体芯片，特别是功率芯片(诸如举例来说，功率二极管芯片)。根据图1至3所示之较佳实施例，功率二极管系可以利用简单方式并连，若晶体管芯片系取代为功率二极管芯片，其中，一阴极接触区域系取代一漏极接触区域，一阳极接触区域系取代一源极接触区域，并且，原有之栅极端系予以省略。
权利要求
1.一种半导体组件，具有下列特征一壳体(90；95)；至少二半导体芯片(1-5；10，20)，排列于该壳体(90；95)中，在各种情况中，该等半导体芯片系具有一前侧(12，22，32，43，52；102，202)及一后侧(11，21，31，41，51；101，201)，并且，在各种情况中，该等半导体芯片系具有至少一接触区域(43，54，55)于该前侧及/或该后侧；至少一接触夹(61-63，71-73，81-83，64，65，74，84)，由该壳体(90；95)伸出，位于该壳体(90；95)内部，并且，具有一平板类型区段(631，721，821)，该平板类型区段(631，721，821)具有彼此相对之一第一及一第二连接区域，并且，接触至少二该等半导体芯片(1-5；10，20)，其中，该第一连接区域系施加于至少一该等半导体芯片(1-5)之接触区域(43)，并且，该第二连接区域系施加于至少另一该等半导体芯片(1-5)之接触区域。
2.如权利要求1所述的半导体组件，其中，该壳体(90；95)系具有一顶侧(92)及一底侧(91)，其面积系大于该壳体(90；95)之他侧面积，该至少二半导体芯片(1-5；10，20)系收纳于该壳体(90；95)，藉此，该壳体之前侧(12，22，32，42，52)及后侧(11，21，31，41，51)系至少大致垂直于该壳体之顶侧(92)及底侧(91)。
3.如权利要求1或2所述的半导体组件，其中，该至少一接触夹(61-63，71-73，81-83)系由该壳体(90)邻接该底侧(91)之一侧(93)伸出，并且，具有一弯曲区段，在该底侧(91)下方形成该等连接接触(G1-G3，S1-S3，D1-D3)。
4.如权利要求1或2所述的半导体组件，其中，该至少一接触夹(64，65，74，75，84)系由该壳体之底侧伸出。
5.如权利要求1至4中任一权利要求所述的半导体组件，其中，功率晶体管系整合于该至少二半导体芯片中，在各种情况中，该等功率晶体管系具有三接触区域，包括一栅极接触区域(33)，一源极接触区域(34)，及一漏极接触区域(43)。
6.如权利要求5所述的半导体组件，其中，该等栅极接触区域(33)及该等源极接触区域(34)，在各种情况中，系形成于该等半导体芯片(1-5)之前侧，并且，该等漏极接触区域(43)，在各种情况中，系形成于该等半导体芯片(1-5)之后侧。
7.如权利要求1至6中任一权利要求所述的半导体组件，其中，该至少一接触夹(61-63，71-73，81-83)系接触该等半导体芯片(1-5)之后侧(11，21，31，41，51)或前侧(12，22，32，42，52)之接触区域。
8.如权利要求1至6中任一权利要求所述的半导体组件，其中，该至少一接触夹(65)系接触该至少一半导体芯片(10)之前侧(102)及该至少另一半导体芯片(20)之后侧(201)之一接触区域。
全文摘要
一种半导体组件，具有下列特征一壳体(90；95)；至少二半导体芯片(1－5；10，20)，排列于该壳体(90；95)中，在各种情况中，该等半导体芯片系具有一前侧(12，22，32，43，52；102，202)及一后侧(11，21，31，41，51；101，201)，并且，在各种情况中，该等半导体芯片系具有至少一接触区域(43，54，55)于该前侧及/或该后侧；至少一接触夹(61－63，71－73，81－83，64，65，74，84)，由该壳体(90；95)伸出，位于该壳体(90；95)内部，并且，具有一平板类型区段(631，721，821)，该平板类型区段(631，721，821)具有彼此相对之一第一连接区域及一第二连接区域，并且，接触至少二该等半导体芯片(1－5；10，20)，其中，该第一连接区域系施加于至少一该等半导体芯片(1－5)之接触区域(43)，并且，该第二连接区域系施加于至少另一该等半导体芯片(1－5)之接触区域。
文档编号H01L23/48GK1531084SQ20041000338
公开日2004年9月22日 申请日期2004年1月29日 优先权日2003年1月29日
发明者R·奥特雷巴, R 奥特雷巴 申请人:因芬尼昂技术股份公司