专利名称：在绝缘体上制造应变结晶层的方法和半导体结构及得到的半导体结构的制作方法
技术领域：
本发明涉及一种在绝缘体上制造应变结晶层的方法、在绝缘体上制造应变结晶层的半导体结构以及利用其制造的半导体结构。
背景技术：
诸如硅层的薄应变半导体层具有有利的电子、空穴迁移率特性。因此，这种层几乎对于微电子学的所有领域均非常重要，因为使用它们可以获得高速、低功耗的高性能器件。如果将应变半导体层转印(transfer)到绝缘体层上，从而获得SOI(绝缘体上硅(silicon-on-insulator))之类的结构，则可以更有效使用应变半导体层，在微电子学和微观力学领域通常已知它们的优越性。
在2001 IEEE国际SOI会议上，Cheng等人以“SiGe-on-insulator(SGOI)Substrate Preparation and MOSFET Fabrication for ElectronMobility Evaluation”为题公开了一种制造绝缘体上SiGe(SiGe-on-insulator)结构的方法。在这种方法中，在单晶硅原料晶片上生长缓变SiGe层。在SiGe的生长过程中，SiGe的锗含量逐渐增加，直到锗的百分比含量达到约25％。以该百分比含量，在缓变SiGe层上生长松SiGe层(relaxed SiGe layer)。此外，将氢离子注入该松SiGe层，从而在松SiGe层中形成预弱化层。此后，将该注入结构与氧化硅晶片接合在一起。经过退火之后，沿预弱化层，将该接合结构分离为两部分，从而获得绝缘体上SiGe结构和残留结构。然后，在SiGe层上生长应变硅层，从而获得Si-on-SiGe-on-insulator结构。
上述方法的结构的缺点在于，不能将SiGe层上的应变硅层的应变提高到具有重大商业意义的值。这是因为，在不存在在SiGe层中形成高位错密度的危险的情况下，SiGe层的有限锗含量不能增加到超过25％，其中高位错密度会显著影响应变硅层的电子特性。
发明内容
本发明的目的是提供一种半导体结构以及一种用于制造在绝缘体上具有高晶体质量和高应变晶体半导体层的半导体结构的简单方法。
利用在绝缘体上制造应变结晶层的方法可以实现该目的，该方法包括设置包括锗和/或A(III)-B(V)-半导体的半导体原料衬底；在第一步骤，设置至少一个第一结晶外延层，其中在第一步骤期间，第一层的缓冲层的锗和/或A(III)-B(V)-半导体的含量按比例降低；在第二步骤，设置至少一个绝缘体层，其中在衬底与绝缘体层之间设置第一层；在第三步骤，分离第一层；以及在第四步骤，在分离的第一层上，设置至少一个第二结晶外延层。
利用该创造性方法，可以制造其中锗和/或A(III)-B(V)-半导体的含量以从衬底到第二层的方向降低的半导体结构。这样，可以在第一层中实现非常高的锗和/或A(III)-B(V)-半导体的含量，从而获得高应变的第二层。锗和/或A(III)-B(V)-半导体的增加使得至少部分第一层以低缺陷密度生长，这样获得了高晶体质量的第二层。利用该创造性方法，可以容易地将高应变、高质量的第二层转印到绝缘体层上，从而获得一种将SOI结构的益处与应变结晶层的非常良好电子特性结合在一起的半导体结构。
根据本发明的进一步实施例，在第一步骤，在单晶锗晶片上、单晶A(III)-B(V)-半导体晶片上、外延锗层上或外延A(III)-B(V)-半导体层上设置第一层。在这些衬底上，可以生长高锗含量和高晶体质量的第一层。锗晶片和/或A(III)-B(V)-半导体晶片是稳定衬底，这样，在制造过程中，可以对绝缘体上的应变结晶层进行良好处理。
在本发明的有利实施例中，在第一步骤，缓冲层的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的锗比例，优选降低到约50％至80％或约60％至80％的比例。这样大量的锗和/或A(III)-B(V)-半导体可以获得高应变的第二层。
在本发明的优选实施例中，在第一步骤，缓冲层的硅含量增加到约30％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。在第一步骤，按比例增加硅可以获得良好松弛的缓冲层，特别是良好松弛的GeSi层。
在本发明的另一个优选实施例中，第二层生长到低于50nm的厚度。这种层厚度低于临界厚度，因此可以防止该层的热动态不稳定性。在该创造性薄层中，可以有效产生应变。
利用在绝缘体上制造应变结晶层的半导体结构可以进一步实现该目的，该半导体结构包括由包括锗和/或A(III)-B(V)-半导体的第一材料构成的半导体原料衬底；至少一个结晶外延层；以及其上的至少一个绝缘体层；其中该至少一个结晶外延层是原料衬底与绝缘体层之间的中间层，该至少一个结晶外延层包括缓冲层，该缓冲层是包括锗和/或A(III)-B(V)-半导体的合成物，锗和/或A(III)-B(V)-半导体的含量以从衬底到绝缘体层的方向降低。
该创造性结构是用于在绝缘体层上制造应变结晶层的中间产物。由于从衬底开始减少结晶外延层内的锗和/或A(III)-B(V)-半导体，所以可以以低缺陷密度，而以高锗和/或A(III)-B(V)-半导体含量，生长结晶外延层，这种高含量是例如在该创造性结构的结晶外延层上进一步良好生长高应变、高质量结晶层的基础。
在本发明的优选变换例中，原料衬底是单晶锗晶片、单晶A(III)-B(V)-半导体晶片、外延锗层或外延A(III)-B(V)-半导体层。各晶片和外延层含有大量锗和/或A(III)-B(V)-半导体，这样，可以在衬底上良好生长锗和/或A(III)-B(V)-半导体的含量高的结晶外延层，其中该结晶外延层的缺陷密度低。
在本发明的优选例子中，结晶外延层的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的比例，优选降低到约50％至80％或约60％至80％的比例。约40％至80％比例的锗和/或A(III)-B(V)-半导体使得可以在结晶外延层上良好生长应变结晶层，而约50％至80％的比例对于在上部结晶层内获得更高应变更具有优势，锗的约60％至80％的范围是在结晶外延层上的结晶层内产生非常高应变的最优选范围。
根据本发明的有利实例，结晶外延层的硅含量以从衬底到绝缘体层的方向增加。硅按比例增加，导致晶格的良好修改，这样获得缺陷密度低的结晶外延层。
在本发明的另一个优选实施例中，硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。约20％至60％的硅比例使得可以获得低缺陷密度的结晶外延层，而且可以获得诸如硅层的上部结晶外延层的良好修改，而20％至50％的硅比例对结晶外延层的高结晶性更有利，从而获得特性非常好的上部结晶层，例如硅层，20％至40％的硅比例对于产生高质量结晶外延层最有利，该高质量结晶外延层是在结晶外延层上形成高质量应变结晶层的非常好的基础。
在本发明的又一个有利例子中，第一层和/或第二层包括碳。优选为百分之几，甚至低于1％的碳浓度，导致在第一层和/或第二层内具有良好的掺杂物稳定性和高应变级。
此外，利用半导体结构可以实现本发明的目的，该半导体结构包括半导体基衬底；至少一个绝缘体层；以及至少一个第一结晶外延层；其中绝缘体层是基衬底与第一层之间的中间层，而第一层包括缓冲层，该缓冲层是包括锗和/或A(III)-B(V)-半导体的合成物，锗和/或A(III)-B(V)-半导体的含量以从绝缘体层到第二层的方向降低。
因为缓冲层内的锗和/或A(III)-B(V)-半导体的减少，至少部分第一层具有非常低的缺陷密度，这样可以在第一层上产生具有高质量结晶性的附加层。
在本发明的另一个优选实施例中，该结构进一步包括至少一个应变第二结晶外延层，其中第一层是绝缘体层与第二层之间的中间层。该创造性结构将SOI结构的好处与应变结晶层的良好导电特性结合在一起。应变层可以具有非常高的应变，因为可以将第一层中锗和/或A(III)-B(V)-半导体的含量调节到非常高。
在本发明的进一步有利变换例中，缓冲层的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的锗比例，优选降低到约50％至80％或约60％至80％的比例。40％至80％的锗和/或A(III)-B(V)-半导体含量较高，这样可以在第一层上面产生高应变的结晶外延层，例如硅层，而50％至80％的比例对于在第一层上实现更高应变的上部结晶外延层更有利，而60％至80％的比例对于在第一层上产生非常高应变的结晶外延层(例如硅层)最有利。
在本发明的另一个实施例中，缓冲层的硅含量以从绝缘体层到第二层的方向增加。硅的增加导致在第二层的方向良好修改缓冲层的晶格，从而至少使部分第一层具有高质量结晶性，这是获得高质量结晶性的第二层的良好基础。
在本发明的又一个优选例子中，硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。约20％至60％硅的含量使得在第一层上良好生长应变硅层，而20％至50％的比例对于在第一层上获得更高应变硅层更有利，20％至40％的比例对于在第一层上获得高应变硅层最有利。
在本发明的进一步有利例子中，应变层的厚度低于50nm。该层厚度导致第二层具有良好热动态稳定性，因此在该薄层中，可以容易地产生应变。
在本发明的又一个有利实施例中，第一层和/或第二层包括碳。碳含量使得第一层和/或第二层可以更稳定，而且显示更好的应变级。
利用在绝缘体上制造应变结晶层的方法可以进一步实现本发明的目的，该方法包括设置包括锗和/或A(III)-B(V)-半导体的半导体原料衬底；在第一步骤，设置至少一个第一结晶外延层，其中在第一步骤期间，第一层的缓冲层的锗和/或A(III)-B(V)-半导体的含量降低；在第二步骤，在第一层上，设置至少一个第二结晶外延层，其中在原料衬底与第二层之间设置第一层；在第三步骤，设置至少一个绝缘体层，其中在第一层与绝缘体层之间，设置第二层；以及在第四步骤，在第一层与第二层之间，分离所获得的结构。
因为缓冲层的锗和/或A(III)-B(V)-半导体含量的降低，可以使至少部分第一层具有非常好的结晶性和低缺陷密度，从而产生高质量的第二结晶层，该第二结晶层可以设置在第一层之上。从作为半导体原料衬底的锗和/或A(III)-B(V)-半导体开始，缓冲层的锗和/或A(III)-B(V)-半导体的含量可以降低到较高的锗和/或A(III)-B(V)-半导体含量，从而在第一层上形成高应变的第二结晶层，例如硅层。该创造性方法的进一步优点在于，可以将应变第二层的良好电子特性与SOI层的好处结合在一起，因为可以将第二应变层设置在绝缘体层上。该创造性方法包括简单步骤序列，以便容易地制造该创造性半导体结构。
在本发明的进一步实施例中，在第一步骤，在单晶锗晶片上、单晶A(III)-B(V)-半导体晶片上、外延锗层上或外延A(III)-B(V)-半导体层上设置第-层。这些衬底提供大量锗和/或诸如GaAs的A(III)-B(V)-半导体，从而在相应衬底上良好生长具有高含量的锗和/或A(III)-B(V)-半导体的第一层。
在本发明的有利例子中，第二层生长到低于50nm的厚度。在此厚度，第二层具有热动态稳定性，而且可以生长具有高应变的第二层。
根据本发明的另一个优选实施例，在第一步骤，缓冲层的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的锗比例，优选降低到约50％至80％或约60％至80％的比例。缓冲层的40％至80％的锗和/或A(III)-B(V)-半导体的比例形成了高应变第二层的良好基础，而第一层的50％至80％的锗比例对于在第二层内获得更高应变更有利，约60％至80％的锗比例是在第二层内实现非常高的应变的最有利范围。
在本发明又一个有利实施例中，在第一步骤，缓冲层的硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。可以在第一层上以20％至60％的硅比例生长高应变硅层，而20％至50％的硅比例对于在第一层上的第二层(诸如硅层)中实现高应变更有利，约20％至40％的硅比例对于在诸如硅层的第二层内获得非常高的应变最有利。
此外，利用在绝缘体上制造应变结晶层的半导体结构可以实现该目的，该半导体结构包括由包括锗和/或A(III)-B(V)-半导体的第一材料构成的半导体原料衬底；至少一个第一结晶外延层；至少一个第二结晶外延层；以及至少一个绝缘体层，其中第一层是原料衬底与第二层之间的中间层，第二层是第一层与绝缘体层之间的中间层，第一层包括缓冲层，该缓冲层是包括锗和/或A(III)-B(V)-半导体的合成物，锗和/或A(III)-B(V)-半导体的含量以从衬底到第二层的方向降低。
该创造性结构是用于在绝缘体层上制造应变结晶层的中间结构。因为缓冲层内的锗和/或A(III)-B(V)-半导体含量从衬底到第二层降低，所以可以使缓冲层的锗和/或A(III)-B(V)-半导体含量降低到较高含量的锗和/或A(III)-B(V)-半导体，从而使得在第一层上产生具有高应变的第二层。锗和/或A(III)-B(V)-半导体的按比例降低进一步使至少部分第一层具有低缺陷密度，从而产生高质量的第二层。该创造性结构的进一步优点在于，可以在绝缘体层上产生第二应变层，因此可以容易地从该创造性结构开始形成SOI结构。
在本发明的进一步有利实施例中，原料衬底是单晶锗晶片、单晶A(III)-B(V)-半导体晶片、外延锗层或外延A(III)-B(V)-半导体层。这些衬底包括大量锗和/或A(III)-B(V)-半导体，这样有利于高质量生长含有锗和/或A(III)-B(V)-半导体的第一层。
在本发明的另一个有利实施例中，第一层的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的比例，优选降低到约50％至80％或约60％至80％的比例。40％至80％的锗和/或A(III)-B(V)-半导体比例使得在第一层上生长高应变第二层，而50％至80％的比例对于在第二层内产生更高应变更有利，60％至80％的比例是在第一层上形成非常高应变的第二层的最有利范围。
在本发明的另一个有利例子中，缓冲层的硅含量以从衬底到绝缘体层的方向增加。硅的所述增加使得第一层的晶格可以很好地适应该衬底，使得至少部分第一层的缺陷密度低。
在本发明的进一步有利实施例中，硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。约20％至60％的硅比例使得良好生长高应变的第二层，例如硅层，而约20％至50％的硅比例对于在诸如硅层的第二层内获得更高应变更有利，约20％至40％的硅比例是在诸如硅层的第二层内获得非常高应变的最有利范围。
在本发明的又一个有利实施例中，第一层和/或第二层包括碳。优选为低含量的碳，例如低于百分之几，甚至低于1％的碳，导致在第一层和/或第二层内具有高掺杂物稳定性和良好应变特性。
以下将参考
本发明的优选实施例，附图包括图1示出在根据本发明第一实施例的方法的第一步骤使用的半导体衬底的示意图；图2示出本发明第一实施例的第一步骤的示意图；图3示出获得根据本发明第三实施例的半导体结构的本发明第一实施例的第二步骤的示意图；图4示出应用于图3所示结构的注入步骤的示意图；图5示出图4所示结构的接合步骤的示意图；图6示出根据本发明第一实施例的第三步骤，图5所示结构的分离步骤的示意图；图7示出利用根据图1至6所示本发明第一实施例的方法制造的创造性半导体结构的示意图；图8示出在根据本发明第二实施例的第一步骤使用的半导体衬底的示意图；图9示出本发明第二实施例的第一步骤的示意图；图10示出根据本发明第二实施例的第二步骤的示意图；图11示出获得根据本发明第四实施例的半导体结构的本发明第二实施例的第三步骤的示意图；图12示出应用于图11所示结构的注入步骤的示意图；
图13示出应用于图12所示结构的接合步骤的示意图；图14示出应用于图13所示结构的本发明第二实施例的第四步骤的示意图；图15示出利用根据图8至14所图示出的本发明第二实施例的方法制造的创造性结构的示意图；以及图16示出图2和9所示半导体结构的浓度分布与厚度之间关系的示意图。
具体实施例方式
图1示出在根据本发明第一实施例的方法的第一步骤使用的半导体衬底的示意图。半导体衬底1是单晶锗晶片，它优选具有通常可得到的尺寸和电子特性。锗晶片或原料晶片1具有被抛光和清洁的上表面11。
在本发明的另一个实施例中，半导体原料衬底可以是诸如GaAs晶片的A(III)-B(V)半导体晶片，该衬底上面具有外延Ge层或诸如GaAs层的外延A(III)-B(V)半导体层。例如，该衬底可以含有被Ge层覆盖的GaAs层或GaAs晶片。
图2示出本发明第一实施例的第一步骤的示意图。在第一步骤，在图1所示的半导体原料衬底1上生长第一结晶外延层2。第一结晶外延层2由形成GeSi层的锗和硅的合成物构成。在锗晶片1的上表面11上直接形成GeSi层2。
在本发明的又一个实施例中，在生长GeSi层2之前，可以在上表面11上形成Ge的籽晶层。
GeSi层2包括两层，即，缓变缓冲GeSi层21和松GeSi层22。缓变缓冲GeSi层21在位于锗晶片1的表面11附近的硅浓度约为0％，而缓冲GeSi层21的硅含量从锗晶片1的表面11开始到层23逐渐增加，在层23的GeSi层的硅含量约为20％至60％。因此，缓冲GeSi层21的锗含量从表面11的约100％开始逐渐降低到其中锗比例约为40％至80％的层23。
以低于1％的比例，对GeSi层2掺杂碳。
松GeSi层在层23上面，而且其硅与锗的比值对应于缓冲层21的硅与锗的最大比值。特别是，松GeSi层22的缺陷密度非常低，约为104cm-2。
图3示出本发明第一实施例的第二步骤的示意图。在第二步骤，绝缘体层3淀积在第一层2上，以便第一层2成为衬底1与绝缘体层3之间的中间层。绝缘体层3由二氧化硅和/或氮化硅构成。在所示的实施例中，以低于900℃的温度，淀积绝缘体层3。在本发明的另一个例子中，绝缘体层3可以是热氧化物。将绝缘体层的厚度调节到要转印到基晶片上的SiGe/应变硅层的目标层厚度。绝缘体层3具有上表面13。
图3所示的半导体结构是根据本发明第三实施例的创造性结构，它是在绝缘体上制造应变结晶层的中间产物。
图4示出对图3所示结构实施的注入步骤。在该注入步骤，以低于约180keV的适当能量，以大于5×1016cm-2的注入剂量，对图3所示的结构注入氢物质(hydrogen species)4。氢物质4通过上表面13，然后通过绝缘体层3进入第一层2，从而进入第一层2的层24。层24优选对应于缓冲GeSi层21与松GeSi层22之间的、第一层2中的层23。因为注入过程，层24被预弱化，而且形成预定分离区。
在上述图未示出的下一步骤，利用标准硅IC制造的注入后处理过程，清洁绝缘体层3的表面13。如果需要，可以去除绝缘体层3，并且可以淀积新鲜绝缘体层。
图5示出对图4所示结构应用的接合步骤。在该接合步骤，对由硅、锗、A(III)-B(V)-半导体、石英、玻璃等构成的基晶片6进行表面处理，然后，将它与图4所示结构的、被表面处理的绝缘体层3接合在一起。可以利用化学机械抛光技术、表面清洗技术、氧等离子体处理技术以及其他可用表面处理技术，进行接合之前的表面处理。基晶片6可以直接接合到绝缘体层3的表面13上。根据本发明的另一个实施例，基晶片3在其接合面上可以具有介质层，该介质层将与绝缘体层3的表面13接合在一起。
图6示出根据本发明第一实施例的第三步骤。第三步骤是将图5所示结构分离为两个半导体结构部分31和32的分离步骤。部分31和32沿在图4所示注入步骤期间形成的预定分离线24分开。所获得的部分31由其上形成了绝缘体层3的基晶片6构成，而部分31的上面是GeSi层2的部分7。部分7优选由松GeSi材料构成。
分离步骤形成的另一部分32由在其上形成GeSi层2的剩余部分8的原料锗晶片1构成。剩余部分8优选含有缓变缓冲GeSi层21和上述松GeSi层22的剩余部分。
在图6所示的分离过程中，所使用的参数实际上是所谓Smart Cut方法通常使用的参数，例如，在WO00/24059中对Smart Cut方法进行了描述，在此引用WO00/24059的内容供参考。例如，通过对图5所示的结构进行热处理或振动处理，可以进行分离。
在未示出的另一个步骤，利用化学机械抛光方法，而且可选地采用热处理方法，对GeSi层2的部分7进行精整。
图7示出根据本发明第一实施例的方法的第四步骤的示意图。在第四步骤中，在分离部分31的表面17上，生长第二结晶外延层。第二层9是厚度低于50nm，而碳含量低于1％的应变硅层。应变硅层的应变非常高，而缺陷密度却低。
图7所示的半导体结构是对应于根据本发明第一实施例的方法的最终产品的创造性结构。该结构包括基晶片6、绝缘体层3、GeSi层2的部分7以及第二层9，其中绝缘体层3是基晶片6与部分7之间的中间层，而部分7是绝缘体层3与第二层9之间的中间层。在本发明的另一个实施例中，在图7所示结构的各层之间，分别存在诸如籽晶层的附加层。
硅层9的应变是在其锗含量约为40％至80％的GeSi层上外延生长低于50nm厚度的结晶硅层时产生的应变，该应变高于在其锗含量低于40％的GeSi层上生长的其厚度低于50nm的现有技术硅层的应变。
可以在生长应变硅层9后，对图7所示的结构进行热退火。
图8至13示出根据本发明第二实施例的方法的各步骤的示意图。在图8至15中，图1至7使用的同样参考编号用于表示与图1至7中相同的部分和部件。
图8示出在根据本发明第二实施例的第一步骤使用的半导体衬底1的示意图。半导体衬底1是单晶锗晶片，而且具有上表面11。
图9示出本发明第二实施例的第一步骤的示意图。在第一步骤，在锗晶片1的上表面11上生长第四结晶外延层。如上所述，参考图1至7，在另一个实施例中，可以使用A(III)-B(V)-半导体或在其上具有外延Ge或A(III)-B(V)-半导体层的衬底来代替Ge晶片。
第一结晶外延层2是由缓变缓冲GeSi层21和松GeSi 22构成的GeSi层。在硅含量逐渐增加的锗晶片1的上表面11上生长缓变缓冲GeSi层21。
硅含量从含量百分比约为0％的表面11开始到硅含量百分比约为20％至60％的第一层2增加。在层23的上面，生长具有大致恒定的硅与锗比值的松GeSi 22，该大致恒定的硅与锗比值近似对应于缓变缓冲GeSi层21的硅与锗的最大比值。因此，缓变缓冲层21的锗含量从锗含量约为100％的表面11降低到锗含量约为40％至80％的层23。以低于1％的碳比例，对GeSi层2掺杂碳。第一层2具有上表面12。
图10示出根据本发明第二实施例的方法的第二步骤的示意图。在第二步骤，在第一层2上生长其碳含量低于1％的第二结晶外延层9。第二结晶外延层9是厚度低于50nm的应变硅层。应变硅层9的晶体缺陷密度非常低，而应变却高。第二层具有上表面19。
图11示出根据本发明第二实施例的方法的第三步骤的示意图。在第三步骤，在应变硅层9的表面19上淀积绝缘体层3。绝缘体层3由二氧化硅和/或氮化硅构成。绝缘体层3的厚度取决于必须要转印到基晶片上的SiGe/应变硅层的目标层信号。绝缘体层3具有上表面13。
图12示出应用于图11所示结构40的注入步骤的示意图。在注入步骤，通过上表面13和绝缘体层3，注入氢物质4，直到接近上述表面12的层，这样就形成了GeSi层2与应变硅层9之间的界面。因为注入，所以界面12被预弱化，从而在界面12上形成预定分离区。
以约低于180keV的适当能量，以大于5×1014cm-2剂量的氢，进行注入。
在注入之后，利用标准硅IC制造的注入后处理过程，清洁表面13。如果需要，可以去除绝缘体层3，并且可以淀积新的新鲜绝缘体层。这些步骤未示出。
然后，对图12所示的、与由硅、锗、A(III)-B(V)-半导体、石英、玻璃等构成的基晶片平行的结构进行表面处理。可以利用化学机械抛光技术、表面清洗技术、氧等离子体处理技术或类似方法，进行表面处理。
图13示出将图12所示结构与基晶片6接合在一起的接合步骤。基晶片6接合在绝缘体层3的表面13上。根据本发明的另一个实施例，基晶片6可以在其接合面上包括与绝缘体层3的表面13接合的绝缘体层。
图14示出根据本发明第二实施例的方法的第四步骤。在第四步骤，图13所示的结构被分离为两部分41和42。以类似于Smart Cut方法的分离方法进行该分离步骤，在Smart Cut方法的分离方法中，例如，利用热处理或振动处理，沿预定分离线将该结构分离为两部分。
在图14中，部分41与42之间的分离线对应于第一层2与第二应变硅层9之间的界面12上的预定分离区。第一分离部分41由在其上形成绝缘体层3、并且在绝缘体层3上具有应变硅层9的基晶片6构成，因此绝缘体层3是基晶片6与应变层9之间的中间层。在本发明的另一个实施例中，在基晶片6与绝缘体层3之间和/或在绝缘体层3与应变层9之间，可以存在附加层。分离部分42由在其上形成GeSi层2的原料锗晶片1构成。
图15示出对应于图14所示分离部分41的、根据本发明第二实施例的方法的最终产品的示意图。可以对结构41进行热退火，而且可以去除应变硅层9上的GeSi残余物。
图15所示的结构41的应变硅层9的应变非常高，而缺陷密度却非常低，低于104cm-2。硅层9的应变是在其锗含量约为40％至70％的GeSi层上外延生长厚度低于50nm的结晶硅层时产生的应变，该应变高于在其锗含量低于40％的GeSi层上生长的厚度低于50nm的现有技术硅层的应变。
图16示出图2和9所示半导体结构的浓度分布与厚度之间关系的示意图。图16所示的、与图2和9使用的参考编号相同的参考编号表示与图2和9中相同的部件。
在图16中，实线51表示图2和9所示半导体结构的锗含量，在锗衬底1中，它约为100％。点划线52表示图2和9所示半导体结构的硅含量，在锗衬底1中，它约为0％。在缓变缓冲GeSi层21中，硅含量52从0％增加到约30％，而在缓冲层21中，锗含量51降低到约70％的值。在图16中，所示的硅52的增加和锗51的降低均是连续的。在缓冲层21中可以采用渐变或逐步改变的硅和/锗含量，而不采用连续变化的硅和/锗含量。此外，在缓冲层21内可以存在一个或者多个锗和/或硅含量不发生变化的区域。
缓冲层21之上的松GeSi层22的锗与硅之比接近恒定，约30％至60％硅，约40％至70％锗。松层22几乎无位错。松层22的晶体缺陷密度低于104cm-2。
尽管上述优选实施例采用Smart Cut技术进行层转印，但是也可以采用任何其他层转印技术，例如Bond-and-Etchback技术或采用多孔层形成过程的其他脆化技术(fragilization technique)。
权利要求
1.一种在绝缘体上制造应变结晶层的方法，该方法包括设置包括锗和/或A(III)-B(V)-半导体的半导体原料衬底(1)；在第一步骤，设置至少一个第一结晶外延层(2)；其中在第一步骤期间，第一层(2)的缓冲层(21)的锗和/或A(III)-B(V)-半导体的含量降低；在第二步骤，设置至少一个绝缘体层(3)；其中在衬底(1)与绝缘体层(3)之间设置第一层(2)；在第三步骤，分离第一层(2)；以及在第四步骤，在分离的第一层(7)上，设置至少一个第二结晶外延层(9)。
2.根据权利要求1所述的方法，其特征在于在第一步骤，在单晶锗晶片(1)上、单晶A(III)-B(V)-半导体晶片上、外延锗层上或外延A(III)-B(V)-半导体层上设置第一层(2)。
3.根据上述权利要求中的至少一个所述的方法，其特征在于在第一步骤，缓冲层(21)的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的比例，优选降低到约50％至80％或约60％至80％的比例。
4.根据上述权利要求中的至少一个所述的方法，其特征在于在第一步骤，缓冲层(21)的硅含量增加到约20％至60％的比例，优选增加到约20％至50％或约20％至40％的比例。
5.根据上述权利要求中的至少一个所述的方法，其特征在于第二层(9)生长到低于50nm的厚度。
6.一种用于在绝缘体上制造应变结晶层的半导体结构，该半导体结构包括由包括锗和/或A(III)-B(V)-半导体的第一材料构成的半导体原料衬底(1)；至少一个结晶外延层(2)；以及至少一个绝缘体层(3)；其中该至少一个结晶外延层(2)是原料衬底(1)与绝缘体层(3)之间的中间层，并且该至少一个结晶外延层(2)包括缓冲层(21)，该缓冲层(21)是包括锗和/或A(III)-B(V)-半导体的合成物，锗和/或A(III)-B(V)-半导体的含量以从衬底(1)到绝缘体层(3)的方向降低。
7.根据权利要求6所述的结构，其特征在于原料衬底是单晶锗晶片(1)、单晶A(III)-B(V)-半导体晶片、外延锗层或外延A(III)-B(V)-半导体层。
8.根据权利要求6或7中的至少一个所述的结构，其特征在于缓冲层(21)的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的比例，优选降低到约50％至80％或约60％至80％的比例。
9.根据权利要求6至8中的至少一个所述的结构，其特征在于第一层(2)的硅含量以从衬底(1)到绝缘体层(3)的方向增加。
10.根据权利要求9所述的结构，其特征在于硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。
11.根据上述权利要求中的至少一个所述的结构，其特征在于第一层(2)和/或第二层(9)包括碳。
12.一种半导体结构，该半导体结构包括半导体基衬底(6)；至少一个绝缘体层(3)；以及至少一个第一结晶外延层(2)；其中绝缘体层(3)是基衬底(6)与第一层(2)之间的中间层，并且第一层(2)包括缓冲层(21)，该缓冲层(21)是包括锗和/或A(III)-B(V)-半导体的合成物，锗和/或A(III)-B(V)-半导体的含量以从绝缘体层(3)到第二层(9)的方向降低。
13.根据权利要求12所述的结构，其特征在于该结构进一步包括至少一个应变第二结晶外延层(9)，其中第一层(2)是绝缘体层(3)与第二层(9)之间的中间层。
14.根据权利要求12或13中的至少一个所述的结构，其特征在于缓冲层(2)的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的比例，优选降低到约50％至80％或约60％至80％的比例。
15.根据权利要求12或14中的至少一个所述的结构，其特征在于缓冲层(2)的硅含量以从绝缘体层(3)到第二层(9)的方向增加。
16.根据权利要求15所述的结构，其特征在于硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。
17.根据权利要求12至16中的至少一个所述的结构，其特征在于应变第二层(9)的厚度低于50nm。
18.根据权利要求12至17中的至少一个所述的结构，其特征在于第一层(2)和/或第二层(9)包括碳。
19.一种在绝缘体上制造应变结晶层的方法，该方法包括设置包括锗和/或A(III)-B(V)-半导体的半导体原料衬底(1)；在第一步骤，设置至少一个第一结晶外延层(2)；其中在第一步骤期间，第一层(2)的缓冲层(21)的锗和/或A(III)-B(V)-半导体的含量降低；在第二步骤，设置至少一个第二结晶外延层(9)；其中在原料衬底(1)与第二层(9)之间设置第一层(2)；在第三步骤，设置至少一个绝缘体层(3)；其中在第一层(2)与绝缘体层(3)之间，设置第二层(9)；以及在第四步骤，在第一层(2)与第二层(9)之间，分离所得到的结构。
20.根据权利要求19所述的方法，其特征在于在第一步骤，在单晶锗晶片(1)上、单晶A(III)-B(V)-半导体晶片上、外延锗层上或外延A(III)-B(V)-半导体层上设置第一层(2)。
21.根据权利要求19或20中的至少一个所述的方法，其特征在于第二层(9)生长到低于50nm的厚度。
22.根据权利要求19至21中的至少一个所述的方法，其特征在于在第一步骤，缓冲层(21)的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的比例，优选降低到约50％至80％或约60％至80％的比例。
23.根据权利要求19至22中的至少一个所述的方法，其特征在于在第一步骤，缓冲层(21)的硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。
24.一种用于在绝缘体上制造应变结晶层的半导体结构，该半导体结构包括由包括锗和/或A(III)-B(V)-半导体的第一材料构成的半导体原料衬底(1)；至少一个第一结晶外延层(2)；至少一个第二结晶外延层(9)；以及至少一个绝缘体层(3)其中第一层(2)是原料衬底(1)与第二层(9)之间的中间层，第二层(9)是第一层(2)与绝缘体层(3)之间的中间层，第一层(2)包括缓冲层(21)，该缓冲层(21)是包括锗和/或A(III)-B(V)-半导体的合成物，锗和/或A(III)-B(V)-半导体的含量以从衬底(1)到第二层(9)的方向降低。
25.根据权利要求24所述的结构，其特征在于原料衬底是单晶锗晶片(1)、单晶A(III)-B(V)-半导体晶片、外延锗层或外延A(III)-B(V)-半导体层。
26.根据权利要求24或25中的至少一个所述的结构，其特征在于缓冲层(21)的锗和/或A(III)-B(V)-半导体的含量降低到约40％至80％的锗比例，优选降低到约50％至80％或约60％至80％的比例。
27.根据权利要求24至26中的至少一个所述的结构，其特征在于缓冲层(21)的硅含量以从衬底(1)到绝缘体层(3)的方向增加。
28.根据权利要求27所述的结构，其特征在于硅含量增加到约20％至60％的硅比例，优选增加到约20％至50％或约20％至40％的比例。
29.根据权利要求24至28中的至少一个所述的结构，其特征在于第一层(2)和/或第二层(9)包括碳。
全文摘要
本发明涉及在绝缘体上制造应变结晶层的方法、在绝缘体上制造应变结晶层的半导体结构以及利用该方法制造的半导体结构。利用在绝缘体上制造应变结晶层的方法和半导体结构可以实现该目的，该方法包括设置包括锗和/或A(III)－B(V)－半导体的半导体原料衬底，在第一步骤，设置至少一个第一结晶外延层，其中在第一步骤期间，第一层的缓冲层的锗和/或A(III)－B(V)－半导体的含量降低；在第二步骤，设置至少一个绝缘体层；其中在衬底与绝缘体层之间设置第一层；在第三步骤，分离第一层；以及在第四步骤，在分离的第一层上，设置至少一个第二结晶外延层。
文档编号H01L21/02GK1538499SQ20041000337
公开日2004年10月20日 申请日期2004年1月29日 优先权日2003年1月29日
发明者塞西尔·奥尔奈特, 卡洛斯·马祖拉, 马祖拉, 塞西尔 奥尔奈特 申请人:硅绝缘体技术有限公司