半导体器件的制造方法

专利名称：半导体器件的制造方法
技术领域：
本发明涉及制造半导体器件的方法，尤其涉及一种能够提高器件隔离膜的器件隔离能力的方法，使得能够有效地形成具有不同膜厚的栅绝缘膜。
背景技术：
随着集成电路技术的发展，将半导体逻辑元件嵌入半导体存储元件的技术受到关注。例如，半导体存储元件，尤其是非易失性存储元件，例如闪存(flash memory)、或EPROM(可擦可编程只读存储器)、或EEPROM(电可擦可编程只读存储器)，需要在读操作中工作的低电压MOS晶体管和在写和删除操作中工作的高电压MOS晶体管。
对于这种低电压MOS晶体管和高电压MOS晶体管，必须形成具有不同厚度的栅绝缘膜。在现有技术中，例如，在日本专利申请公开No.2001-203285和日本专利申请公开No.2002-349164中，提出了制造这种非易失性存储器以及具有不同厚度的栅绝缘膜的低电压MOS晶体管和高电压MOS晶体管的方法。
同时，所谓的“STI(浅沟道隔离)”技术作为实现更高集成度的器件隔离技术而受到关注。
下面参照图1A到1C、图2A到2C、图3A到3C、以及图4说明利用STI作为器件隔离方法形成具有不同膜厚的栅绝缘膜的现有技术的方法。这里，将形成较厚栅绝缘膜的元件区域称为“厚栅膜区域”，而将形成较薄栅绝缘膜的元件区域称为“薄栅膜区域”。
在图1A中，在硅衬底501上形成氧化膜502和氮化膜503。然后，形成抗蚀剂掩模504，以对衬底进行构图，以根据STI方法形成沟槽505。
在图1B中，使用抗蚀剂掩模504对氧化膜502和氮化膜503进行蚀刻，此外，对衬底501进行蚀刻，以形成STI沟槽505。
在图1C中，在沟槽505中形成热氧化膜，并且随后形成氧化膜506以掩盖沟槽505。
在图2A中，利用CMP(化学机械抛光)，通过回蚀(etch-back)对氧化膜506进行平整。
在图2B中，去除氧化膜502和氮化膜503，形成器件隔离膜507。
在图2C中，在厚栅膜区域和薄栅膜区域中通过氧化作用形成氧化膜508。
在图3A中，形成抗蚀剂掩膜509以覆盖厚栅膜区域，并去除薄栅膜区域中的氧化膜508。此时，也形成了凹槽510。
在图3B中，去除抗蚀剂掩膜509，并氧化衬底。结果，在薄栅膜区域中形成薄栅氧化膜511，并且厚栅膜区域中形成的氧化膜508被进一步氧化，形成更厚的栅氧化膜512。
在图3C中，在厚栅膜区域和薄栅膜区域中形成栅极513。
在图4中，形成整体层间膜(bulk interlayer film)514以覆盖栅极513。在层间膜514上，形成第一互连层515，并形成层间膜516以覆盖第一互连层515。在层间膜516上，形成第二互连层517，并形成覆盖层518以覆盖第二互连层517。
如图3A所示，当形成具有不同厚度的栅绝缘膜时，在器件隔离膜507上形成了凹槽510。凹槽510在形成STI器件隔离膜507和形成LOCOS器件隔离膜时都会导致问题。
如图3A所示，形成凹槽510的原因在于在形成薄栅绝缘膜511之前必须去除已在厚栅膜区域形成的氧化膜508。
该去除步骤包括使用氟化物溶液进行湿蚀刻。因为该湿蚀刻，所以与通过蚀刻去除氧化膜508一起也部分蚀刻了器件隔离膜507，去除了一部分器件隔离膜507，这形成了不同元件区域的边界。
此外，当形成多个不同的绝缘膜时，通常重复几次使用氟化物溶液的蚀刻步骤，因此，去除了相当大部分的器件隔离膜507。
器件隔离膜507的去除部分的量，也就是凹槽510的大小，直接影响栅氧化膜的可靠性和晶体管的冲击性能，此外，还影响整个嵌入了逻辑电路的存储器件的可靠性。
因此，希望形成具有不同厚度的栅绝缘膜，而不降低器件隔离膜的器件隔离能力。

发明内容
因此，本发明的一个目的是解决现有技术的一个或多个问题。
本发明更具体的目的是提供一种用于制造半导体器件的方法，该方法能够提高器件隔离膜的器件隔离能力，并能够有效形成具有不同膜厚的栅绝缘膜。
根据本发明的第一方面，提供了一种制造包含形成在衬底上的第一区域和第二区域中的具有不同功能的多个元件的半导体器件的方法。该方法包括以下步骤利用覆盖第一区域和第二区域的第一掩膜图案在衬底上形成器件隔离膜；在使用第二掩膜图案覆盖第一区域的同时，在第二区域中形成第一绝缘膜；以及从第一区域去除第二掩膜图案，并在第一区域中形成比第一绝缘膜更厚的第二绝缘膜。
根据本发明的第二方面，提供了一种用于制造包括形成在衬底上的第一区域和第二区域中的具有不同功能的多个元件的半导体器件的方法。该方法包括以下步骤利用覆盖第一区域和第二区域的第一掩膜图案在衬底上形成器件隔离膜；在使用第二掩膜图案覆盖第一区域的同时，在第二区域中形成第一绝缘膜；从第一区域去除第二掩膜图案，并在使用第三掩膜图案覆盖除第一区域的一部分之外的第一区域的同时，在第一区域的该部分中形成第二绝缘膜；以及从第一区域去除第三掩膜图案，并在第一区域的该部分中形成第三绝缘膜。
在去除第三掩膜图案的步骤中，优选地，在再次氧化第二绝缘膜时形成第三绝缘膜。
在形成器件隔离膜的步骤中，可以通过STI(浅沟道隔离)方法或通过LOCOS(硅局部氧化)方法形成器件隔离膜。
在形成器件隔离膜的步骤中，优选地，第一掩膜图案包括氮化膜，并且通过干蚀刻去除该氮化膜。
根据本发明的第三方面，提供了一种包括以下步骤的半导体器件制造方法利用覆盖衬底上的第一区域和第二区域的第一掩膜图案在衬底上形成器件隔离膜；在使用第二掩膜图案覆盖第二区域的同时，在第一区域中形成第一绝缘膜；以及去除第二掩膜图案，并在第二区域中形成第二绝缘膜。
在去除第二掩膜图案的步骤中，优选地，在再次氧化第一绝缘膜时，形成第二绝缘膜。
根据本发明的第四方面，提供了一种包括以下步骤的半导体器件制造方法利用覆盖第一区域到第n区域(n为等于或大于2的整数)的第一掩膜图案在衬底上形成器件隔离膜；在使用第二掩膜图案覆盖第一到第(n-1)区域的同时，在第n区域中形成绝缘膜；然后去除第二掩膜图案，并在使用第三掩膜图案覆盖除第(n-1)区域之外的区域的同时，在第(n-1)区域中形成绝缘膜。
本发明例如可以用于将逻辑元件嵌入到非易失性存储器元件中。根据本发明，可以在形成具有不同厚度的栅绝缘膜时，避免会导致凹槽的去除氧化膜的步骤。通过组合现有的处理技术，例如形成抗蚀剂掩膜图案、氧化、以及去除该抗蚀剂掩膜图案，可以实现本发明的目的，并且通过重复上述处理组合特定次数可以实现栅绝缘膜之间任意的膜厚差。
然而，本发明不限于将逻辑元件嵌入非易失性存储器元件中的技术，还可以应用于在由器件隔离膜分离的任何元件区域中形成具有不同厚度的栅绝缘膜。
本发明不受半导体器件的元件区域的数量和不同栅膜厚度的数量的限制。
在本发明中，当形成具有不同厚度的多个栅绝缘膜时，通过一次预氧化处理形成栅绝缘膜。确切地说，仅仅蚀刻形成栅绝缘膜的元件区域中的衬底保护膜就够了；因此，在各元件区域中产生的凹槽的深度限于在一个氧化处理中产生的深度值。
根据本发明，保持了器件隔离膜的原始的器件隔离功能，并获得了整个半导体器件的可靠性。此外，因为可以有效地形成具有不同膜厚的栅绝缘膜，所以根据本发明获得的半导体器件可以灵活地用于包括具有不同电压的电源或输入/输出系统的环境中，甚至用于包括多个电源和输入/输出系统的组合的环境中。
本发明的这些和其他目的、特征、和优点将由以下参照附图给出的优选实施例的详细说明而变得更加明了。


图1A到1C是显示用于形成具有不同膜厚的栅绝缘膜的现有技术的方法的截面图；图2A到2C是续图1C显示用于形成具有不同膜厚的栅绝缘膜的现有技术的方法的截面图；图3A到3C是续图2C显示用于形成具有不同膜厚的栅绝缘膜的现有技术的方法的截面图；图4是续图3C显示用于形成具有不同膜厚的栅绝缘膜的现有技术的方法的截面图；图5A到5C是显示用于形成半导体器件的本发明第一实施例的方法的截面图；图6A到6C是续图5C显示本发明第一实施例的半导体器件制造方法的截面图；图7A到7C是续图6C显示本发明第一实施例的半导体器件制造方法的截面图；图8A到8C是续图7C显示本发明第一实施例的半导体器件制造方法的截面图；图9A到9C是续图8C显示本发明第一实施例的半导体器件制造方法的截面图；
图10是续图9C显示本发明第一实施例的半导体器件制造方法的截面图；图11A到11C是显示用于形成半导体器件的本发明第二实施例的方法的截面图；图12A到12C是续图11C显示本发明第二实施例的半导体器件制造方法的截面图；图13A到13C是续图12C显示本发明第二实施例的半导体器件制造方法的截面图；图14A到14C是续图13C显示本发明第二实施例的半导体器件制造方法的截面图；图15A到15C是续图14C显示本发明第二实施例的半导体器件制造方法的截面图；图16是续图15C显示本发明第二实施例的半导体器件制造方法的截面图；图17A到17C是显示根据本发明第三实施例的制造半导体器件的方法的截面图；图18A到18C是续图17C显示本发明第三实施例的半导体器件制造方法的截面图；图19A到19C是续图18C显示本发明第三实施例的半导体器件制造方法的截面图；图20A到20B是续图19C显示本发明第三实施例的半导体器件制造方法的截面图；图21A到21E是显示根据本发明第四实施例的半导体器件制造方法的截面图；图22A到22E是续图21E显示本发明第四实施例的半导体器件制造方法的截面图。
具体实施例方式
下面，参照

本发明的优选实施例。
第一实施例图5A到5C、图6A到6C、图7A到7C、图8A到8C、图9A到9C、以及图10是显示用于形成半导体器件的本发明第一实施例的方法的截面图。
在本实施例中，例如，将逻辑元件嵌入诸如闪存单元的非易失性存储器中，将形成闪存单元的元件区域称为“闪存单元区域”，而将形成逻辑元件的元件区域称为“逻辑区域”。将STI用于器件隔离。
在图5A中，在硅衬底101上形成氧化膜102，并且随后在氧化膜102上形成氮化膜103。在形成器件隔离膜时，氧化膜102和氮化膜103用作为衬底保护膜。
在本实施例中，例如，在900摄氏度下形成10nm厚的氧化膜102。通过CVD形成150nm厚的氮化膜103。
然后，形成抗蚀剂掩膜104，以对衬底进行构图，以通过STI形成沟槽105。
在图5B中，使用抗蚀剂掩膜104对氧化膜102和氮化膜103进行蚀刻，此外，将硅衬底101蚀刻到350nm的深度。由此形成STI沟槽105。
在该步骤中，在蚀刻氧化膜102和氮化膜103后，可以去除抗蚀剂掩膜104，并且可以使用氮化膜103作为掩膜蚀刻硅衬底101。
在图5C中，为了进行沟槽105的表面处理，在沟槽105中形成热氧化膜(未示出)。在本实施例中，例如，通过850摄氏度下的氧化处理形成10nm厚的热氧化膜。然后形成氧化层106以掩盖沟槽105。在本实施例中，例如，通过CVD形成700nm厚的氧化层106。
在图6A中，利用CMP(化学机械抛光)，通过回蚀对氧化膜106进行平整。
在图6B中，形成抗蚀剂掩膜108以覆盖除闪存单元区域以外的区域。然后，使用CHF3/O2/Ar的混合气体进行干蚀刻，并由此去除闪存单元区域中的氮化膜103。此外，使用氟化物溶液进行湿蚀刻，并由此去除闪存单元区域中的氧化膜102。结果，在闪存单元区域中形成器件隔离膜107。此后，去除抗蚀剂掩膜108。
在图6C中，通过氧化作用在闪存单元区域中形成隧道氧化膜109。由于在逻辑区域中仍然存在氮化膜103，所以该区域不被氧化。
在图7A中，形成P掺杂非晶硅膜110，以覆盖闪存单元区域中的器件隔离膜107和隧道氧化膜109、以及逻辑区域中的氮化膜103。在本实施例中，例如，形成100nm厚的非晶硅膜110。
在图7B中，通过构图形成闪存的浮动栅111的平面抗蚀剂掩膜(未示出)。然后，蚀刻非晶硅膜110，以形成浮动栅111。
接下来，形成ONO膜112，以覆盖浮动栅111。在本实施例中，例如，通过按顺序叠加(未示出)在750摄氏度下通过CVD形成的7nm的氧化膜、在725摄氏度下通过CVD形成的9nm的氮化硅膜、以及在950摄氏度下在O2/H2气氛中通过热氧化形成的6nm的氧化膜，从而形成ONO膜112。
在图7C中，形成抗蚀剂掩膜113以覆盖闪存单元区域。接下来，通过蚀刻选择性地去除在逻辑区域中形成的浮动栅111和ONO膜112。
在图8A中，利用抗蚀剂掩膜113选择性地去除逻辑区域中的氧化膜102和氮化膜103。确切地说，使用CHF3/O2/Ar的混合气体进行干蚀刻，由此去除逻辑区域中的氮化膜103。此外，使用氟化物溶液进行湿蚀刻，由此去除逻辑区域中的氧化膜102。此后，去除抗蚀剂掩膜113。
在图8B中，氧化逻辑区域中暴露的硅衬底101，由此在逻辑区域中形成二氧化硅膜114。
在图8C中，形成抗蚀剂掩膜115，以覆盖除薄栅膜区域之外的区域。然后，使用抗蚀剂掩膜115，选择性地去除氧化膜114。此后，去除抗蚀剂掩膜115。
在图9A中，氧化整个逻辑区域。结果，在薄栅膜区域中形成薄栅氧化膜116。
在厚栅膜区域中，进一步氧化已形成的氧化膜114，形成厚栅氧化膜117。由于闪存单元区域被ONO膜112覆盖，所以此时闪存单元区域不被氧化。
在图9B中，形成多晶硅膜118，以形成栅极119。在本实施例中，例如，通过CVD形成180nm厚的多晶硅膜118。此外，为了减小栅极119的电阻，例如，可以使用4×1015cm-2的浓度以20KeV的注入能量将P+离子注入除P沟道区域(未示出)之外的区域。为了激活注入的杂质，可以在1000摄氏度下在氮气氛中对衬底退火10秒钟。此外，可以通过CVD形成29nm厚的用作为反射阻止膜的氮化膜。
在图9C中，进行构图，并形成栅极119。这里，为了形成晶体管的偏置，可以选择性地将BF2+或B+离子注入P沟道晶体管(未示出)，并将P+离子注入N沟道晶体管(未示出)。接着，还可以通过CVD淀积100nm厚的氧化膜而形成侧壁间隔层(未示出)。另选地，可以通过CVD形成氮化膜。
为了形成源区和漏区，可以将BF2+或B+离子注入P沟道区(未示出)，并将P+或AS+离子注入N沟道区(未示出)。为了激活这些注入杂质，可以在1000摄氏度下在氮气氛中对衬底退火10秒钟。
为了在栅极上、源扩散区和漏扩散区中形成硅化物，可以通过氟化物溶液处理硅衬底101的表面，并可以在其上形成钴和SALICIDE(自对准硅化物)。
此外，为了减小栅极、源扩散区和漏扩散区的电阻，例如，可以将硅化钨(WSi)用于栅极，而将硅化物用于源扩散区和漏扩散区。
在图10中，形成整体层间膜120，以覆盖栅极119。在层间膜120上，形成第一互连层121，并形成层间膜122以覆盖第一互连层121。在层间膜122上，形成第二互连层123，并形成覆盖层124以覆盖第二互连层123。
根据本实施例的半导体器件制造方法，也可以将用于形成器件隔离膜107的衬底保护膜102和103用于形成具有不同厚度的栅氧化膜116和117。另选地，例如，在部分或全部去除衬底保护膜(参照图6B和6C)以后，可以执行通过掩膜进行的氧化步骤。
如上所述，在本发明的半导体器件制造方法中，在衬底101上的第一区域和第二区域中形成具有不同功能的多个元件。首先，形成衬底保护膜102和103，以覆盖要形成逻辑元件的第一区域和要形成非易失性存储器元件的第二区域。使用衬底保护膜102和103，在衬底101上形成器件隔离膜107。
接下来，在使用抗蚀剂掩膜108覆盖第一区域的同时，在第二区域中形成隧道氧化膜109。接下来，从第一区域除去抗蚀剂掩膜108，并在第一区域中形成比隧道氧化膜更厚的栅氧化膜117。
第二实施例图11A到11C、图12A到12C、图13A到13C、图14A到14C、图15A到15C、以及图16是显示用于形成半导体器件的本发明第二实施例的方法的截面图。
在本实施例中，与第一实施例相同，将逻辑元件嵌入诸如闪存单元的非易失性存储器中；将形成闪存单元的元件区域称为“闪存单元区域”，而将形成逻辑元件的元件区域称为“逻辑区域”。将STI用于器件隔离。此外，在逻辑区域中，将形成厚栅绝缘膜的区域称为“厚栅膜区域”，而将形成薄栅绝缘膜的区域称为“薄栅膜区域”。
在图11A中，在硅衬底201上形成氧化膜202，并且随后在氧化膜202上形成氮化膜203。当形成器件隔离膜时，氧化膜202和氮化膜203用作为衬底保护膜。
在本实施例中，例如，在900摄氏度下形成10nm厚的氧化膜202。通过CVD形成150nm厚的氮化膜203。
然后，形成抗蚀剂掩膜204，以对衬底进行构图，以通过STI形成沟槽205。
在图11B中，使用抗蚀剂掩膜204对氧化膜202和氮化膜203进行蚀刻；此外，还将硅衬底201蚀刻到350nm的深度。由此形成STI沟槽205。
在该步骤中，在蚀刻氧化膜202和氮化膜203以后，可以去除抗蚀剂掩膜204，并且可以使用氮化膜203作为掩膜对硅衬底201进行蚀刻。
在图11C中，为了对沟槽205进行表面处理，在沟槽205中形成热氧化膜(未示出)。在本实施例中，例如，通过在850摄氏度下进行氧化处理形成10nm厚的热氧化膜。然后形成氧化膜206以掩盖沟槽205。在本实施例中，例如，通过CVD形成700nm厚的氧化膜206。
在图12A中，利用CMP，通过回蚀对氧化膜206进行平整。
在图12B中，形成抗蚀剂掩膜208以覆盖除闪存单元区域以外的区域。然后，使用CHF3/O2/Ar的混合气体进行干蚀刻，由此去除闪存单元区域中的氮化膜203。此外，使用氟化物溶液进行湿蚀刻，由此去除闪存单元区域中的氧化膜202。结果，在闪存单元区域中形成器件隔离膜207。此后，去除抗蚀剂掩膜208。
在图12C中，通过氧化作用在闪存单元区域中形成隧道氧化膜209。由于在逻辑区域中仍然存在氮化膜203，所以此时该区域不被氧化。
在图13A中，形成P掺杂非晶硅膜210，以覆盖闪存单元区域中的器件隔离膜207和隧道氧化膜209、以及逻辑区域中的氮化膜203。在本实施例中，例如，形成100nm厚的非晶硅膜210。
在图13B中，通过构图形成用于闪存的浮动栅211的平面抗蚀剂掩膜(未示出)。然后，对非晶硅膜210进行蚀刻，以形成浮动栅211。
接下来，形成ONO膜212，以覆盖浮动栅211。在本实施例中，例如，可以通过按顺序叠加(未示出)在750摄氏度下通过CVD形成的7nm的氧化膜、在725摄氏度下通过CVD形成的9nm的氮化硅膜、以及在950摄氏度下在O2/H2气氛中通过热氧化形成的6nm的氧化膜，从而形成ONO膜212。
在图13C中，形成抗蚀剂掩膜213，以覆盖闪存单元区域。接下来，通过蚀刻选择性地去除在逻辑区域中形成的浮动栅211和ONO膜212。此后，去除抗蚀剂掩膜213。
在图14A中，形成抗蚀剂掩膜213b，以覆盖除厚栅膜区域之外的区域。然后使用抗蚀剂掩膜213b，选择性地去除逻辑区域的厚栅膜区域中的氧化膜202和氮化膜203。确切地说，使用CHF3/O2/Ar的混合气体进行干蚀刻，由此去除逻辑区域的厚栅膜区域中的氮化膜203。此外，使用氟化物溶液进行湿蚀刻，由此去除逻辑区域的厚栅区域中的氧化膜202。此后，去除抗蚀剂掩膜213b。
在图14B中，氧化逻辑区域的厚栅膜区域中暴露的硅衬底201，并由此在逻辑区域的厚栅膜区域中形成二氧化硅膜214。由于闪存单元区域由ONO膜212覆盖，并且逻辑区域的薄栅膜区域由氮化膜203覆盖，所以此时闪存单元区域和逻辑区域的薄栅膜区域不被氧化。
在图14C中，形成抗蚀剂掩膜215，以覆盖除薄栅膜区域之外的区域。然后，使用抗蚀剂掩膜215，选择性地去除逻辑区域的薄栅膜区域中的氧化膜202和氮化膜203。确切地说，使用CHF3/O2/Ar的混合气体进行干蚀刻，由此去除逻辑区域的薄栅膜区域中的氮化膜203。此外，使用氟化物溶液进行湿蚀刻，由此去除逻辑区域的薄栅膜区域中的氧化膜202。此后，去除抗蚀剂掩膜215。
在图15A中，氧化整个逻辑区域。结果，在逻辑区域的薄栅膜区域中形成薄栅氧化膜216。在厚栅膜区域中，进一步氧化已形成的氧化膜214，形成厚栅氧化膜217。由于闪存单元区域由ONO膜212覆盖，所以此时闪存单元区域没有被氧化。
在图15B中，形成多晶硅膜218，以形成栅极219。在本实施例中，例如，通过CVD形成180nm厚的多晶硅膜218。此外，为了减小栅极219的电阻，例如，可以使用4×1015cm-2的浓度以20KeV的注入能量将P+离子注入除P沟道区以外的区域(未示出)。为了激活注入的杂质，可以在1000摄氏度下在氮气氛中对衬底退火10秒钟。接下来，可以通过CVD形成29nm厚的用作为反射阻止膜的氮化膜。
在图15C中，进行构图，并形成栅极219。这里，为了形成晶体管的偏置，可以将BF2+和B+离子选择性地注入P沟道晶体管(未示出)，并将P+离子注入N沟道晶体管(未示出)。接下来，还可以通过CVD淀积100nm厚的氧化膜来形成侧壁间隔层(未示出)。另选地，可以通过CVD形成氮化膜。
为了形成源区和漏区，可以将BF2+和B+离子注入P沟道区(未示出)，并将P+或AS+离子注入N沟道区(未示出)。为了激活这些注入的杂质，可以在1000摄氏度下在氮气氛中对衬底回火10秒钟。
为了在栅极219上、源扩散区和漏扩散区中形成硅化物，可以通过氟化物溶液对硅衬底201的表面进行处理，并且可以在其上形成钴和SALICIDE(自对准硅化物)。
此外，为了减小栅极219、源扩散区和漏扩散区的电阻，例如，可以将硅化钨(WSi)用于栅极，并将硅化物用于源扩散区和漏扩散区。
在图16中，形成整体层间膜220，以覆盖栅极219。在层间膜220上，形成第一互连层221，并形成层间膜222，以覆盖第一互连层221。在层间膜222上，形成第二互连层223，并形成覆盖层224，以覆盖第二互连层223。
根据本实施例的半导体器件制造方法，也可以将用于形成器件隔离膜207的衬底保护膜202和203用于形成具有不同厚度的栅氧化层216和217。另选地，例如，在部分或全部去除衬底保护膜(参照图14A和图14B)以后，可以执行通过掩膜进行的氧化步骤。
如上所述，在本实施例的半导体器件制造方法中，在衬底201上的第一区域和第二区域中形成具有不同功能的元件。首先，形成衬底保护膜202和203，以覆盖要形成逻辑元件的第一区域和要形成非易失性存储器元件的第二区域。使用衬底保护膜202和203，在衬底201上形成器件隔离膜207。
接下来，当使用抗蚀剂掩膜208覆盖第一区域时，在第二区域中形成隧道氧化膜209。接着，从第一区域去除抗蚀剂掩膜208，并由抗蚀剂掩膜213b覆盖第一区域的一部分，随后在第一区域除被抗蚀剂掩膜213b覆盖的区域以外的区域中形成氧化膜214。此后，去除抗蚀剂掩膜213b，并在第一区域的该部分中形成薄栅氧化膜216。为了优化制造过程，优选地，可以在进一步氧化氧化膜214以形成厚栅氧化膜217的步骤的同时执行形成薄栅氧化膜216的步骤。
第三实施例图17A到17C、图18A到18C、图19A到19C、以及图20是显示用于形成半导体器件的本发明第三实施例的方法的截面图。
在本实施中，与第二实施例相同，将形成厚栅绝缘膜的区域称为“厚栅膜区域”，而将形成薄栅绝缘膜的区域称为“薄栅膜区域”，并将STI技术用于器件隔离。
在图17A中，在硅衬底301上形成氧化膜302，并且随后在氧化膜302上形成氮化膜303。在形成器件隔离膜时，氧化膜302和氮化膜303用作为衬底保护膜。
在本实施例中，例如，在900摄氏度下形成10nm厚的氧化膜302。通过CVD形成150nm厚的氮化膜303。
然后，形成抗蚀剂掩膜304，以对衬底进行构图，以通过STI形成沟槽305。
在图17B中，使用抗蚀剂掩膜304对氧化膜302和氮化膜303进行蚀刻；此外，还将硅衬底301蚀刻到350nm的深度。由此形成STI沟槽305。
在该步骤中，对氧化膜302和氮化膜303进行蚀刻以后，可以去除抗蚀剂掩膜304，并且可以使用氮化膜303作为掩膜蚀刻硅衬底301。
在图17C中，为了进行沟槽305的表面处理，在沟槽305中形成热氧化膜(未示出)。在本实施例中，例如，通过在850摄氏度下进行氧化处理形成10nm厚的热氧化膜。然后形成氧化膜306，以掩盖沟槽305。在本实施例中，例如，通过CVD形成700nm厚的氧化膜306。
在图18A中，利用CMP通过回蚀对氧化膜306进行平整。
在图18B中，形成抗蚀剂掩膜308，以覆盖除厚栅膜区域以外的区域。然后，使用CHF3/O2/Ar的混合气体进行干蚀刻，由此去除闪存单元区域中的氮化膜303。此外，使用氟化物溶液进行湿蚀刻，由此去除厚栅膜区域中的氧化膜302。结果，在厚栅膜区域中形成器件隔离膜307。由于薄栅膜区域被氮化膜303覆盖，所以没有去除薄栅膜区域中的氧化膜302。此后，去除抗蚀剂掩膜308。
在图18C中，通过氧化作用在厚栅膜区域中形成氧化膜309。
在本实施例中，例如，在800摄氏度下在氧气氛中形成6.5nm厚的氧化膜309。由于在薄栅膜区域中存在氮化膜303，所以此时薄栅膜区域不被氧化。
在图19A中，形成抗蚀剂掩膜310，以覆盖厚栅膜区域。
在图19B中，选择性地去除薄栅膜区域中的氧化膜302和氮化膜303。确切地说，使用CHF3/O2/Ar的混合气体进行干蚀刻，由此去除薄栅膜区域中的氮化膜303。此外，使用氟化物溶液进行湿蚀刻，由此去除薄栅膜区域中的氧化膜302。此后，去除抗蚀剂掩膜310。
在图19C中，为了形成栅极315，在750摄氏度下在氧化气氛中在薄栅膜区域中形成栅氧化膜312。同时，进一步氧化已在厚栅膜区域中形成的氧化膜309，形成厚栅氧化膜311。在本实施例中，例如，在750摄氏度的氧化气氛中形成3nm厚的栅氧化膜312，并形成8nm厚的厚栅氧化膜311。
在图20A中，形成多晶硅膜(未示出)，以形成栅极315。在本实施例中，例如，通过CVD形成180nm厚的多晶硅膜。此外，为了减小栅极315的电阻，例如，可以使用4×1015cm-2的浓度以20KeV的注入能量将P+离子注入除P沟道区(未示出)以外的区域中。为了激活注入的杂质，可以在1000摄氏度下在氮气氛中对衬底退火10秒钟。接着，可以通过CVD形成29nm厚的用作为反射阻止膜的氮化膜。
接下来，尽管没有示出，但是进行了构图，并形成了栅极315。这里，为了形成晶体管的偏置，可以选择性地将BF2+或B+离子注入P沟道晶体管(未示出)，并将P+离子注入到N沟道晶体管(未示出)。接着，还通过CVD淀积100nm厚的氧化膜来形成侧壁间隔层(未示出)。另选地，可以通过CVD形成氮化膜。
为了形成源扩散区和漏扩散区，可以将BF2+或B+离子注入P沟道区(未示出)中，并将P+或AS+离子注入N沟道区(未示出)中。为了激活这些注入的杂质，可以在1000摄氏度下在氮气氛中对衬底退火10秒钟。
为了在栅极上、源扩散区和漏扩散区中形成硅化物，可以通过氟化物溶液对硅衬底301的表面进行处理，并且在其上形成钴和SALICIDE(自对准硅化物)。
此外，为了减小栅极、源扩散区和漏扩散区的电阻，例如，可以将硅化钨(WSi)用于栅极，并将硅化物用于源扩散区和漏扩散区。
在图20B中，形成整体层间膜316，以覆盖栅极315。在层间膜316上，形成第一互连层317，并形成层间膜318以覆盖第一互连层317。在层间膜318上，形成第二互连层319，并形成覆盖层320，以覆盖第二互连层319。
根据本实施例的半导体器件制造方法，也可以将用于形成器件隔离膜307的衬底保护膜302和303用于形成具有不同厚度的栅氧化膜311和312。另选地，例如，在部分或全部去除衬底保护膜(参照图18B和图18C)后，可以执行通过掩膜进行的氧化步骤。
如上所述，在本实施例的半导体器件制造方法中，首先，形成衬底保护膜302和303，以覆盖第一区域和第二区域，并使用衬底保护膜302和303在衬底301上形成器件隔离膜307。
接下来，在由抗蚀剂掩膜308覆盖第二区域的同时，在第一区域中形成氧化膜309。接着，去除抗蚀剂掩膜308，并在第二区域中形成薄栅氧化膜312。为了使制造过程最优，优选地，可以在进一步氧化氧化膜309以形成厚栅氧化膜311的步骤的同时执行形成薄栅氧化膜312的步骤。
第四实施例图21A到21E以及图22A到22E是显示用于形成半导体器件的本发明第四实施例的方法的截面图。
本实施例中公开的方法是第三实施例的方法的推广，是用于形成具有不同厚度的多个栅氧化膜的方法。
在图21A到21E以及图22A到22E中，显示了元件区域n、元件区域n-1、…、元件区域1(n为大于2的整数)。在以下的说明中，假设要在这些区域中形成具有降序厚度的多个栅氧化膜。确切地说，在元件区域n中形成最厚的栅氧化膜，在元件区域1中形成最薄的栅氧化膜。此外，在以下的说明中，假设已经完成到第三实施例中的图18A中所示的那些制造步骤，也就是说，在硅衬底401上形成了衬底保护膜404(包括氮化膜和氧化膜)，并形成了器件隔离膜407，以分离元件区域n、元件区域n-1、…、以及元件区域1。
在图21A中，形成抗蚀剂掩膜4n，以覆盖除元件区域n以外的区域。然后，去除元件区域n中的衬底保护膜404。与第三实施例中相同，利用CHF3/O2/Ar的混合气体进行干蚀刻，去除氮化膜，并利用氟化物溶液进行湿蚀刻，去除氧化膜。
在图21B中，氧化元件区域n(第一次)，并在元件区域n中形成氧化膜405。然后，去除抗蚀剂掩膜4n。
在图21C中，形成抗蚀剂掩膜4n-1，以覆盖除元件区域n-1以外的区域。然后，以与图21A中所述相同的方式去除元件区域n-1中的衬底保护膜404。
在图21D中，首先，去除抗蚀剂掩膜4n-1覆盖元件区域n的部分。然后，氧化元件区域n和元件区域n-1，并在元件区域n-1中形成氧化膜406。通过该氧化处理，已在元件区域n中形成的氧化膜405被再次氧化(第二次)，并形成氧化膜407。然后，去除抗蚀剂掩膜4n-1。
在图21E中，形成抗蚀剂掩膜4n-2，以覆盖除元件区域n-2以外区域。然后，以与图21A中所述相同的方式去除元件区域n-2中的衬底保护膜404。
在图22A中，首先，去除抗蚀剂掩膜4n-2覆盖元件区域n和元件区域n-1的部分。然后，氧化元件区域n、n-1、和n-2，并在元件区域n-2中形成氧化膜408。由于该氧化处理，已在元件区域n形成的氧化膜407被再次氧化(第三次)，由此形成氧化膜409；已在元件区域n-1中形成的氧化膜406被再次氧化(第二次)，由此形成氧化膜410。然后，去除抗蚀剂掩膜4n-2。
通过这种方式，重复相同的过程，并且假设在图22B中的步骤之前，已在元件区域n中执行了n-2次氧化步骤，形成了氧化膜409b，并在未示出的元件区域3中执行了一次氧化过程，形成了新的氧化膜(未示出)。
省略了中间步骤的说明。
在图22B中，形成抗蚀剂掩膜42，以覆盖除元件区域2以外的区域。然后，以与图21A中所述相同的方式去除元件区域2中的衬底保护膜404。
在图22C中，去除抗蚀剂掩膜42覆盖元件区域n、n-1、…、3的部分。然后，氧化元件区域n、n-1、…、3，并在元件区域2中形成氧化膜410。由于该氧化处理，已在元件区域n中形成的氧化膜409b被再次氧化(n-1次)，形成氧化膜411；已在元件区域n-1中形成的氧化膜410b被再次氧化(n-2次)，形成氧化膜412；并且已在元件区域n-2中形成的氧化膜408b被再次氧化(n-3次)，形成氧化膜413。然后，去除抗蚀剂掩膜42。
在图22D中，形成抗蚀剂掩膜41，以覆盖除元件区域1以外的区域。然后，以与图21A中所述相同的方式去除元件区域1中的衬底保护膜404。
在图22E中，去除抗蚀剂掩膜41覆盖元件区域n、n-1、…、2的部分。然后，氧化元件区域n、n-1、…、2，并在元件区域1中形成具有对应于一次氧化的厚度的氧化膜414。
由于该氧化处理，已在元件区域n中形成的氧化膜411被再次氧化(n次)，形成具有在n次氧化中积累的厚度的氧化膜415。同样，已在元件区域n-1、n-2、…、2中形成的氧化膜412、413、…、410被再次氧化，形成氧化膜416、417、…、418。氧化膜416、417、…、418的厚度对应于在n-1、n-2、…、2次氧化中积累的厚度。
根据本实施例的半导体器件制造方法，也可以将用于形成器件隔离膜407的衬底保护膜404用于形成具有不同厚度的栅氧化膜415、416等。另选地，例如，在部分或全部去除衬底保护膜404(参照图21A和图21B)后，可以执行通过掩膜进行的氧化步骤。
如上所述，在本实施例的半导体器件的制造方法中，首先，形成衬底保护膜404，以覆盖第一区域到第n区域(n是大于2的整数)，并使用衬底保护膜404在衬底401上形成器件隔离膜407。
接下来，在由抗蚀剂掩膜4n覆盖其它区域的同时，在第n区域中形成氧化膜405。然后，去除抗蚀剂掩膜4n，并且在由抗蚀剂掩膜4n-1覆盖除第n区域和第(n-1)区域以外的其它区域的同时，在第(n-1)区域中形成氧化膜406。
确切地说，在去除抗蚀剂掩膜4n以后，去除覆盖第(n-1)区域的衬底保护膜404。接着，由抗蚀剂掩膜4n-1覆盖第(n-1)区域以后的区域，并形成氧化膜406。这里，第(n-1)区域以后的区域是指厚度小于第(n-1)区域的区域。
为了使制造过程最优，优选地，可以在进一步氧化第n区域中的氧化膜405以形成更厚的氧化膜407的步骤的同时执行在第(n-1)区域中形成氧化膜406的步骤。因此，在多个元件区域中，根据要在其中形成的氧化膜的厚度，依次在每一个元件区域中进行第一次氧化处理，并且在第(n-1)区域中的n-1次氧化步骤的同时执行第n区域中的n次氧化的步骤。结果，同时完成在不同区域中形成氧化膜的步骤(参照图22E)，并且在元件区域n中形成的栅氧化膜415比在元件区域n-1中形成的栅氧化膜416厚对应于一次氧化处理的量。
尽管以上参照为了说明的目的而选择的特定实施例对本发明进行了描述，但是应该理解，本发明不限于这些实施例，本领域的那些技术人员可以对其进行许多改进，而不脱离本发明的基本概念和范围。
例如，在上文中，只描述了形成具有不同厚度的栅绝缘膜；因此，可以对形成电极之后的处理(也就是图9B、或图15B、或图20A之后的处理)进行任何改进。
此外，在以上实施例中，将STI技术用于器件隔离，但是本发明不限于STI方法；还可以使用LOCOS方法、或其他器件隔离技术，只要它们使用形成在硅衬底上的氧化膜或氮化膜来分离各个形成有MOS晶体管的元件区域。
概括本发明的效果，根据本发明，可以提高器件隔离膜的器件隔离能力，并有效地形成具有不同膜厚的栅绝缘膜。
确切地说，可以消除在器件隔离绝缘膜中形成的凹槽，防止晶体管性能的降低，并保持半导体器件的可靠性。
此外，可以按照通用的过程形成具有不同厚度的栅绝缘膜；因此，可以获得能够在包括具有不同电压的电源或输入/输出系统、或者甚至在包括多个电源和输入/输出系统的组合的环境中灵活使用的半导体器件。
权利要求
1.一种制造半导体器件的方法，该半导体器件包含形成在衬底的第一区域和第二区域中的具有不同功能的多个元件，该方法包括以下步骤利用覆盖该第一区域和该第二区域的第一掩膜图案在该衬底上形成器件隔离膜；在使用第二掩膜图案覆盖该第一区域的同时，在该第二区域中形成第一绝缘膜；以及从该第一区域去除该第二掩膜图案，并在该第一区域中形成比该第一绝缘膜厚的第二绝缘膜。
2.一种制造半导体器件的方法，该半导体器件包含形成在衬底的第一区域和第二区域中的具有不同功能的多个元件，该方法包括以下步骤利用覆盖该第一区域和该第二区域的第一掩膜图案在该衬底上形成器件隔离膜；在使用第二掩膜图案覆盖该第一区域的同时，在该第二区域中形成第一绝缘膜；从该第一区域去除该第二掩膜图案，并且在使用第三掩膜图案覆盖除该第一区域的一部分以外的该第一区域的同时，在该第一区域的该部分中形成第二绝缘膜；以及从该第一区域去除第三掩膜图案，并在该第一区域的该部分中形成第三掩膜图案。
3.根据权利要求2所述的方法，其中在去除该第三掩膜图案的步骤中，在再次氧化该第二绝缘膜的同时，形成该第三绝缘膜。
4.根据权利要求2所述的方法，其中在形成该器件隔离膜的步骤中，通过浅沟道隔离STI方法形成该器件隔离膜。
5.根据权利要求2所述的方法，其中在形成该器件隔离膜的步骤中，通过硅局部氧化LOCOS方法形成该器件隔离膜。
6.根据权利要求2所述的方法，其中在形成该器件隔离膜的步骤中，该第一掩膜图案包括氮化膜。
7.根据权利要求6所述的方法，其中在形成该器件隔离膜的步骤中，通过干蚀刻去除该氮化膜。
8.一种半导体器件制造方法，该方法包括以下步骤利用覆盖衬底上的第一区域和第二区域的第一掩膜图案在该衬底上形成器件隔离膜；在使用第二掩膜图案覆盖该第二区域的同时，在该第一区域中形成第一绝缘膜；以及去除该第二掩膜图案，并在该第二区域中形成第二绝缘膜。
9.根据权利要求8所述的半导体器件制造方法，其中在去除该第二掩膜图案的步骤中，在再次氧化该第一绝缘膜时形成该第二绝缘膜。
10.一种半导体器件制造方法，该方法包括以下步骤利用覆盖第一区域到第n区域(n为等于或大于2的整数)的第一掩膜图案在衬底上形成器件隔离膜；在使用第二掩膜图案覆盖第一区域到第(n-1)区域的同时，在第n区域中形成绝缘膜；以及去除该第二掩膜图案，并且在使用第三掩膜图案覆盖除第(n-1)区域以外的区域的同时，在第(n-1)区域中形成绝缘膜。
11.根据权利要求10所述的半导体器件制造方法，其中在去除该第二掩膜图案的步骤中，在再次氧化在第n区域中形成的绝缘膜时，在第(n-1)区域中形成绝缘膜。
12.根据权利要求10所述的半导体器件制造方法，其中在形成该器件隔离膜的步骤中，通过浅沟道隔离STI方法形成该器件隔离膜。
13.根据权利要求10所述的半导体器件制造方法，其中在形成该器件隔离膜的步骤中，通过硅局部氧化LOCOS方法形成该器件隔离膜。
14.根据权利要求10所述的半导体器件制造方法，其中在形成该器件隔离膜的步骤中，同时执行在该衬底上形成该第一掩膜图案的构图步骤和形成该器件隔离膜的沟槽的蚀刻步骤。
15.根据权利要求10所述的半导体器件制造方法，其中在形成该器件隔离膜的步骤中，该第一掩膜图案包括氮化膜。
16.根据权利要求15所述的半导体器件制造方法，其中在形成该器件隔离膜的步骤中，通过干蚀刻去除该氮化膜。
全文摘要
公开了一种制造半导体器件的方法，该方法能够提高器件隔离膜的器件隔离能力，并能够有效地形成具有不同膜厚的栅绝缘膜。该方法可以用于制造具有嵌入逻辑元件的非易失性存储器的半导体器件。作为一个实施例，在硅衬底上形成衬底保护膜，然后在闪存单元区域中形成氧化膜，同时由衬底保护膜覆盖逻辑区域。接下来，在逻辑区域中，在逻辑区域的厚膜区域中形成中间氧化膜，同时由衬底保护膜覆盖逻辑区域的薄膜区域。接着，去除逻辑区域的薄膜区域中的衬底保护膜，并在其中形成氧化膜。同时，再次氧化已在厚膜区域中形成的氧化膜，这就在厚膜区域中形成了更厚的氧化膜。
文档编号H01L21/8234GK1518090SQ20041000337
公开日2004年8月4日 申请日期2004年1月29日 优先权日2003年1月23日
发明者桥本广司, 高田和彦, 彦 申请人:富士通株式会社