专利名称：具有金刚石形金属互连配置的半导体功率器件的制作方法
技术领域：
本发明一般涉及半导体器件，更具体地，涉及功率晶体管。
背景技术：
在横向双扩散金属氧化物半导体(LDMOS)功率晶体管中，漏极和源极半导体区通常是形成在同一管芯表面上并在LDMOS晶体管管芯上延伸的集成的区域，键合焊盘设置在管芯周围。最终的金属半导体区横跨漏极和源极半导体区从而将半导体区与各自的键合焊盘相连。由于一些电流必须流过漏极或源极区的长度，以到达键合焊盘，因此这样的功率晶体管具有不需要的高导通电阻(RdsON)。
降低功率晶体管的电阻(RdsON)的一种方法是在源极和漏极半导体区上形成交替的金属条，并且该金属条与源极和漏极半导体区耦接。然后在金属条上形成多个突点，用于外部连接功率器件的源极和漏极区。由于突点之间的距离决定电流从附近的源极和漏极区必须流过的距离，而最小的突点尺寸决定最小的金属条宽度(从而间隔)，电流必须流过的距离不会因为突点尺寸在电流流过距离方面的限制而被最小化。例如，电流将流过的平均距离大约是突点的中心间距离的一半。因此，由于电阻与电流流过的长度或距离除以金属条的宽度成正比，这样的器件的RdsON不会被优化。并且，如果器件尺寸增加，金属条电阻由于金属条横过较大的器件宽度而增加。
另一个方法采用三金属层方法，其中多个源极和漏极区被耦接在一起，以形成多个LDMOS晶体管的源极和漏极。每一个扩散区具有形成在之上并与之接触的第一金属层条，和形成在多个第一金属层条之上以形成源极和漏极总线的第二金属层条。然后，在第二金属总线上形成很厚的第三金属层，以提供减小的金属线电阻和为功率器件提供外部电接触。由于第一和第二金属层条的长度在LDMOS晶体管的尺寸增加时必须同时做得更大，由于类似于上述的理由电阻也会增加。并且，第三金属层相对于前述的两金属条方法需要附加的复杂且昂贵的处理。而且，在器件尺寸增加时，金属互连层电阻成比例地增加，这是因为总线或条必须横跨器件的整个宽度。
因此，需要一种功率晶体管，这种功率晶体管以与晶体管尺寸相对无关的低导通电阻在高电流下工作、具有高的功率耗散、并且可以采用简单序列的处理步骤来制备从而维持低制造成本的功率晶体管。
图1是晶体管的第一截面视图；图2是晶体管的第二截面视图；图3是表示选定特征的该晶体管的一部分的顶视图；图4是表示其它选定特征的该晶体管的顶视图；图5是表示安装到线路板上的晶体管的截面视图；和图6是表示安装到引线框并被封装以形成封装半导体器件的晶体管的截面视图。
具体实施例方式
在图中，具有相同的参考数字的元件具有类似的功能。在本文中，所使用的术语“网栅LDMOS”指包含按网状图案成形的多晶硅栅区的单元晶体管结构设计。在本文中，所使用的术语“大致菱形”和“大致金刚石形”指包括具有圆角或多个凹入部分但保持大致菱形或金刚石形形状的一般四边形。
作为一个示例，将讨论N沟道网栅横向双扩散金属氧化物半导体(LDMOS)晶体管结构和相关的工艺步骤。因此，认为导电性、掺杂材料等适合于N沟道网栅LDMOS晶体管，并且通常能够理解通过替换材料或改变导电性可以容易地制备P型晶体管。并且，晶体管也可以被制作成条状LDMOS晶体管、垂直MOS晶体管、横向晶体管或其它通常的晶体管单元设计。此外，为了简化描述，从而对本发明进行更好地描述，忽略了各种通常已知的工艺步骤、层、区和特征。
图1是按并联的晶体管单元13的矩阵或阵列实施的晶体管10的第一截面视图。第一截面视图表示包括在体区35中形成的基本上共线的多个或一行源极21的晶体管单元13的一部分。晶体管10被设置成半导体衬底12上的网栅LDMOS功率晶体管。
半导体衬底12由采用硼掺杂并具有沉积在底层20上的N型外延层19的P型硅材料形成。此外，衬底12典型地包括在底层20和外延层19的界面处的选定区域中形成的N型埋置层(未示出)。
在衬底12的顶部上生长薄栅氧化物46。在栅氧化物46的表面上沉积未掺杂的多晶硅层并将该层掺杂成导电性的。然后，多晶硅层被图案化和干蚀刻，以形成作为晶体管10的栅极40的控制电极网。
P型掺杂的掩模(未示出)被用来露出部分多晶硅栅40和衬底12，并且采用栅40多晶硅作为自对准的掩模掺入硼，并使硼扩散，以形成体区35。
将掩模(未示出)图案化，以露出部分多晶硅40，采用栅40作为自对准的掩模而注入如砷之类的N型掺杂剂。使掺杂剂扩散，从而在体区35中形成源极21。对栅极40施加电压信号，促使在体区35中邻近源极21形成沟道77，如图所示。
然后，在晶片的表面上沉积绝缘层45。绝缘层45的材料包括沉积的未掺杂氧化物、掺硼的氧化物或氮化硅。绝缘层45被图案化和干蚀刻，以露出至少一部分用于制造电触点的源极21和栅极40。
然后，在衬底12上形成金属层1010。在一个实施方式中，金属层1010包括薄的预制备的溅射铂层，接着进行热处理从而在露出的硅表面区上形成硅化铂粘附层以改善随后形成的金属的粘附性。在一个实施方式中，金属层1010包括溅射钛钨和含有一部分铜的铝金属层。在一个实施方式中，所形成的钛钨层的厚度大约是0.15微米。在一个实施方式中，所形成的铝-铜的厚度大约是0.6微米，并且铜含量大约是0.5％。
通过干蚀刻图案化金属层1010，以形成与多个源极21电接触的被称作源极金属条55的部分。
在晶片的表面上沉积绝缘层60。绝缘层60被图案化和干蚀刻，以在选定的区域中露出金属层1010，从而形成多个源极金属通路78。在一个实施方式中，绝缘层60包括所沉积的未掺杂氧化物层和旋涂玻璃的多层。
然后沉积、图案化和蚀刻金属层或互连层1030，以分别形成源极和漏极部分101和201。源极部分101经由通路78接触源极金属条55，而漏极部分201如下文进一步描述的那样接触漏极。在一个实施方式中，互连层1030包括溅射钛-钨合金的薄层和铝-铜合金的厚层。在一个实施方式中，所形成的互连层1030的厚度为大约2.1微米，其中包括大约0.1微米厚的钛-钨层。所形成的铝-铜合金典型地含有0.5％的铜含量。
沉积和图案化介电材料，以形成钝化层65，该钝化层65在使源极部分101露出以制造电连接时保护晶体管10。在一个实施方式中，钝化层65包括等离子增强的化学气相沉积氮化硅，厚度为大约0.68微米。
在互连层1030的源极部分101的露出表面上形成导电材料，以形成从衬底12向上伸出适于制作外部电连接的一段距离的导电源极突点500。源极突点500典型地由焊料浆、导电环氧树脂、或者焊料或铜突点球形成。在对栅40施加的信号电压形成沟道77时，晶体管电流ID从源极突点500经由互连层1030的源极部分101、通路78和源极金属条55流到源极21以规定通过沟道77的线路。
图2是晶体管10的第二截面视图，表示沿包括基本上共线的多个或一行漏极15的平面的部分晶体管单元13。漏极15与源极21同时被图案化、注入和扩散。
在形成源极金属条50时，金属层1010被图案化和蚀刻，以形成用于在漏极触点15A处接触漏极15的漏极金属条55。回想到，互连层1030被图案化，其中部分101经由源极通路78电耦接到源极金属条50。同时，互连层1030被图案化以形成经由漏极通路79电接触漏极金属条55的漏极部分201，如图所示。因此，响应对栅极40施加的信号电压，流经沟道77的晶体管电流ID规定通过漏极15、漏极金属条50、通路79和互连层1030的漏极部分201而到达漏极突点501，如图所示。
在一个实施方式中，部分101和201之间的距离大约为2微米。这样小的距离使得能够最大化地覆盖和接触下层的金属条50和55，以提供低导通电阻和高性能的器件。
图3是晶体管10的一部分的顶视图，表示在制造的第一阶段之后的选定特征，包括栅极40、源极21和漏极15的设置，和它们分别与金属层1010的漏极和源极金属条50和55的连接。
如图所示，源极21和漏极15与栅极40自对准，并按晶体管单元13的行列矩阵排列。在一个实施方式中，如图所示，晶体管单元13被显示成具有矩形的形状，其中心位于源极21的中心处，并且角位于邻近的漏极15的中心处。这种结构导致具有限定源极21和漏极15的边界的网络状或网状结构的栅极40。
所示出的漏极15具有矩形的漏极触点15A，而所示出的源极21具有六边形的源极触点21A。六边形的源极触点21A增加了触点尺寸，并允许源极21和体区35的露出部分通过源极金属条55相接触，从而将源极21和体区35保持在同一电位上。
源极21被设置成行，以便于通过源极金属条55进行电接触，源极金属条(55)典型地延伸到晶体管单元13的阵列的边缘上。漏极15被设置成交替的行，以便于通过漏极金属条50进行接触，漏极金属条(50)典型地也延伸到晶体管单元13的阵列的边缘上。在一个实施方式中，所形成的晶体管10具有两千五百个并联的晶体管单元13，其行距大约为1.48微米，其列距大约为1.48微米。由于源极21设置成与漏极15相交替的行，因此，每一个源极21邻近四个漏极15，并且每一个漏极15邻近四个源极21，从而提供低导通态电阻。并且，按交替的行形成金属条50和55，使得漏极金属条50邻近源极金属条55，反之亦然。
图4是晶体管10的顶视图，表示包括互连层1030的源极和漏极部分101和201的设置、它们经由通路78和79与金属层1010的源极和漏极金属条55和50的电连接、以及突点500和501的选定特征。在典型实施方式的晶体管10上源极和漏极部分101和201的数目在每个大约8和大约16之间的范围内。图4示出了较小的数目以及较小数目的源极和漏极金属条55和50，以简化说明并更清楚地描述本发明。
所形成的金属层1010具有两个梳状区51和53，其“齿”分别包括漏极和源极金属条50和55，以如图所示的隔行方式延伸，从而与漏极15和源极21的交替行电接触。
为了提供晶体管10的小互连电阻成分，通过将互连层1030制作成如图所示的覆盖漏极和源极金属条50和55的菱形阵列，使经由金属条50和55的有效平均电流路径变小。如上所述，该区域分别被指定成源极和漏极部分101和201，并且具有大致的金刚石形或菱形。因为互连层1030制作得比金属层1010更厚，所以经由金属条50和55的较短路径减小了晶体管10的导通电阻。例如，在一个实施方式中，金属层1010具有大约0.6微米的厚度，而互连层1030具有大约2微米的厚度。因此，经由互连层1030的电流路径具有比经由金属层1010的电流路径更小的每单位长度上的电阻。
源极金属条55经由通路78与互连层1030的源极部分101电接触，而漏极金属条50经由通路79与互连层1030的漏极部分201电接触。因此，部分101和201分别与晶体管10的源极21和漏极15电接触。
互连层1030包括具有与栅40内连接(未示出)的栅部分301。在栅部分301上形成突点401，以提供从外部到栅40的电连接。在晶体管10的内部部分中，部分101和201被设置成棋盘式的交替的多行和多列，使得源极部分101邻近四个漏极部分201，而漏极部分201被四个源极部分101包围。在一个实施方式中，晶体管的周围1020主要由互连层1030的漏极部分201形成。
请注意，每一个源极部分101接触多个下层的源极金属条55，从而接触下层的多行源极21。因此，从源极21经由其源极金属条55的电流路径比在相应的漏极部分201之下的相邻通路79之间的距离更短。
并且，通路78和79被设置成具有采用制造工艺可以达到的最大密度。结果，每一个源极部分101具有与下层的源极金属条55中至少一个、最好全部接触的多个通路78，同时，每一个漏极部分201具有与下层漏极金属条50中至少一个、最好全部接触的多个通路79。作为高通路密度和部分101和201与每个金属条中的多个通路相接触的结果，从漏极部分201之下的源极21经由金属层1010的电流路径的长度比上层的漏极部分201到邻近的源极部分101之一的宽度的一半更小。类似地，从源极部分101之下的漏极15经由金属层1010的电流路径的长度比源极部分101到邻近的漏极部分201之一的宽度的一半更小。相信这种配置最小化了晶体管10的源极到漏极的总有效导通电阻。
并且，大致呈金刚石形的部分101和201的棋盘设置是可按比例设置的，因此如果晶体管10的尺寸增加，则部分101和102的尺寸可以保持相同并仍然提供短的、局域化的源极和漏极电流路径，以实现低电阻。
从源极21和漏极15收集的电流流经源极突点500和漏极突点501，到达外部电路(未示出)。通常，与增加宽度的区域相联系，通过部分101和201从下层的金属条进行的电流收集增加。也就是说，互连层1030的金刚石形的源极和漏极部分101和201导致在较宽的区域中形成更多的通路，使得在较高电流密度的区域中有效电阻更低。因此，在电流的大小增加时，相应地，可以获得更多的金属进行导电，这导致更低的电阻。并且，相对于下层的金属条，部分101和201可以制作得较大，因此它们承载大电流的能力被增强，而没有必要添加如厚金属层等附加的处理步骤。
即使对于大的、高电流功率器件，上述流经互连层1030的部分101和201的局域化电流在设计阶段具有改善模型精度的好处。局域化的电流流动导致对晶体管性能的更精确的估计，这减少了修改器件设计的需要，从而减少了设计周期和成本。
图5是表示被安装到且电耦接到印刷电路板970时晶体管10的一个实施方式的选定特征的截面视图。电路板970包括具有导电迹线975和976的电路板结构，该导电迹线叠置在标准的玻璃-环氧树脂、FR4或类似介电材料的介电基板上。在一个实施方式中，采用厚度大约50微米的轧制铜来制作迹线975-976。
选择源极和漏极部分101和201的尺寸，以直接安装在电路板上。因此，互连层1030被设置成用作适应较小尺寸的半导体衬底12和较大尺寸的电路板970的插入物。在一个实施方式中，源极和漏极部分101和201的宽度(沿行)大约为四百微米，而长度(沿列)大约是六百微米。
晶体管10以倒装芯片的方式被安装到电路板970上，通过焊料回流工艺，源极突点500将源极部分101电连接到迹线975上，而漏极突点501将漏极部分201电连接到迹线976上。迹线975被制作成将所有的源极突点500连接到第一公共节点上，而迹线976被制作成将所有的漏极突点501连接到第二公共节点上。
结果，流经互连层1030的各个源极和漏极部分101和201的局域化电流由迹线975-976进一步收集，该迹线的厚度比互连层1030更大。因此，由于局域化的电流短距离流经金属层1010，晶体管10的总导通电阻比采用其它器件可得到的更低。
图6是表示安装到基体引线框920上并使用成型化合物910进行外部成形(overmold)以形成具有外引线930-931的封装后的半导体器件900的晶体管10的截面视图。引线框920包括用于接触源极突点500的金属迹线960和用于接触漏极突点501的金属迹线961。迹线960被制作成提供公共节点，所有的源极部分101都经过源极突点500耦接到该公共节点。迹线961被制作成提供公共节点，所有的漏极部分201都经过漏极突点501耦接到该公共节点。在图6的视图平面中，迹线960看起来是两个隔开的迹线，但在视图平面外这些隔开的区域被耦接在一起。或者，这些隔开的区域可以在用户电路板上耦接在一起。
引线930和931采用焊料球或如从引线框920向外突出的镀铜之类的其它材料形成。或者，通过省略焊料球并采用迹线960-961的外表面用于外部连接，封装后的半导体器件900可以制作成无引线器件。在迹线961的内部水平表面中制作定位槽以帮助对源极突点500取向。在迹线960的下部的外表面中制作定位槽965以帮助将引线930与迹线960对齐。对于引线框920的其它区域，可以容易地包括附加的定位槽。
总之，本发明提供了一种在低导通电阻的大电流和减小的功率耗散下工作的、具有与晶体管尺寸无关的短的电流流过距离的半导体器件或功率晶体管，该半导体器件或功率晶体管可以采用简单序列的处理步骤来制作，以维持低制造成本。采用漏极金属条接触晶体管单元的漏极以及源极金属条接触晶体管单元的源极，形成并联的晶体管单元矩阵。覆盖晶体管单元的互连层具有将漏极金属条之一与第一和第二通路相接触的第一部分，以及将源极金属条之一与第三和第四通路相接触的第二部分。
权利要求
1.一种晶体管，包括晶体管单元矩阵，包括用于接触晶体管单元的漏极的漏极金属条和用于接触晶体管单元的源极的源极金属条；和互连层，该互连层覆盖晶体管单元矩阵并具有第一和第二漏极部分，各自通过两个通路接触漏极金属条之一；以及第一和第二源极部分，各自通过两个通路接触源极金属条之一。
2.根据权利要求1所述的晶体管，其中接触各个漏极部分的所述两个通路通常平行于由所述第一和第二金属条形成的线。
3.根据权利要求2的晶体管，其中所述第一和第二漏极部分以及第一和第二源极部分被制作成具有大致的金刚石形状。
4.根据权利要求3的晶体管，其中所述第一和第二漏极部分邻近至少四个源极部分。
5.根据权利要求1的晶体管，其中所述晶体管单元矩阵包括网栅LDMOS晶体管单元的矩阵。
6.根据权利要求1的晶体管，其中第一漏极金属条在第一和第二源极金属条之间形成，而第三源极金属条在第二和第三漏极金属条之间形成。
7.根据权利要求1的晶体管，其中所述互连层包括8个源极部分和8个漏极部分。
8.根据权利要求1的晶体管，其中所述源极和漏极金属条由包括铝的金属制成。
9.根据权利要求8的晶体管，其中所述互连层由铝或铝合金制成。
10.根据权利要求1的晶体管，还包括形成在互连层的所述第一和第二源极部分上的第一组突点，用于外部连接到所述晶体管单元的源极；以及形成在互连层的所述第一和第二漏极部分上的第二组突点，用于外部连接到所述晶体管单元的漏极。
11.根据权利要求1的晶体管，还包括将所述互连层和源极以及漏极金属条隔开的介电材料。
12.根据权利要求11的晶体管，还包括用于容纳所述晶体管单元矩阵和互连层的封装。
13.一种栅网LDMOS器件，包括晶体管单元阵列，包括用于接触晶体管单元的漏极的漏极金属条和用于接触晶体管单元的源极的源极金属条；互连层，该互连层覆盖晶体管单元阵列，并具有第一大致呈金刚石形的部分，所述第一大致呈金刚石形的部分各具有两个用于接触所述漏极金属条之一的通路；和第二大致呈金刚石形的部分，所述第二大致呈金刚石形的部分各具有两个用于接触所述源极金属条之一的通路。
14.根据权利要求13所述的栅网LDMOS器件，其中所述第一和第二大致呈金刚石形的部分按大致的棋盘阵列而形成。
15.根据权利要求14所述的栅网LDMOS器件，其中所述第二大致呈金刚石形的部分被设置成与所述第一大致呈金刚石形的部分交替。
16.根据权利要求15所述的栅网LDMOS器件，其中所述第一和第二大致呈金刚石形的部分接触所有的漏极和源极金属条。
17.根据权利要求16所述的栅网LDMOS器件，其中所述漏极和源极金属条被设置成交替的多行，以电接触交替的多行漏极和源极。
18.根据权利要求17所述的栅网LDMOS，还包括隔开所述第一和第二大致呈金刚石形的部分的介电层；和在所述第一和第二大致呈金刚石形的部分中的每一个上形成的焊料突点，用于电接触电路板迹线或引线框。
19.一种半导体器件，包括衬底，该衬底具有在第一和第二垂直的方向上形成的多个晶体管单元；第一金属层，该第一金属层具有在第一垂直的方向上接触晶体管单元的源极的第一区域，和在第一垂直的方向上接触晶体管单元的漏极的第二区域；以及第二金属层，该第二金属层形成在第一金属层上，并且在第一和第二垂直的方向上具有耦接到多个源极触点的第一大致呈金刚石形的部分，和在第一和第二垂直的方向上用于接触多个漏极触点的第二大致呈金刚石形的部分。
20.根据权利要求19的半导体器件，其中所述第一金属层的第一和第二部分由交替接触漏极和源极的多个平行的金属条形成。
全文摘要
本发明涉及具有金刚石形金属互连配置的半导体功率器件。晶体管(10)被制作成晶体管单元(13)的矩阵，具有用于接触晶体管单元的漏极(15)的漏极金属条(50)和用于接触晶体管单元的源极(35)的源极金属条(55)。覆盖晶体管单元矩阵的互连层(1030)具有通过第一和第二通路(79)接触一个漏极金属条的第一部分(201)和通过第三和第四通路(78)接触一个源极金属条的第二部分(101)。
文档编号H01L23/482GK1574335SQ200410046090
公开日2005年2月2日 申请日期2004年6月4日 优先权日2003年6月6日
发明者根纳季·涅姆采夫, 王辉, 郑英平, 拉杰什·S·耐尔 申请人:半导体元件工业有限责任公司