专利名称：一种半导体器件和制作方法
技术领域：
本发明总体上涉及一种半导体器件和制作方法，以及尤其涉及一种在绝缘层上的硅衬底上，在SiGe上包含应变硅的半导体器件。
背景技术：
已经涌现出各种技术来改进半导体技术发展的性能。一种方法包括引进应变。由于增强的输运性能，应变硅显示出改进的半导体性能。应变硅中晶格的双轴扭曲提高了电子和空穴的迁移率。
其它增强性能技术包括提供一个半导体层，通过一个绝缘层将衬底分开。众所周知的绝缘层上硅(SOI)，这种结构显示出降低的寄生电容，从而允许半导体以很高的速度工作，并降低电学损耗。该结果明显地提高性能并降低功率损耗。
通过结合应变硅和SOI，两种技术的基本优点可以同时实现。然而，不幸的是，目前在SOI衬底上形成应变硅的方法具有缺点。一种方法，SIMOX方法需要以高能量注入非常高剂量的氧离子。通过退火，氧在半导体表面下面形成一层氧化层。SIMOX的一个问题是它是一个相对较昂贵的过程。另一个问题是高的SIMOX退火温度(1350℃)限制了在绝缘层上的SiGe中锗的浓度。对于另一个方法的晶片键合，存在一些技术上的障碍，包括化学机械抛光的优化，键合条件和降低位错密度。
本发明重点关注在克服上面列出的一个或更多问题。
发明内容
本发明解决了现有技术的问题和/或克服了缺点及不利，通过提供一个底切(undercutting)的弛豫SiGe层。SiGe层下面的空隙填充电介质。在弛豫的SiGe层上形成一个应变Si层。得到的半导体结构这样结合了一个无缺陷应变Si表面和一个绝缘层上的硅衬底的优点。
本发明的第一个方面，提供了一个制作半导体结构的方法。该方法需要在一个衬底上形成一个Si1-xGex层。然后在Si1-xGex层和衬底中形成多个沟道。然后，去掉Si1-xGex层下面的部分衬底以在衬底中形成一个空隙。空隙上的SiGe层则为弛豫的。然后空隙和沟道填充一种电介质材料。随之可以在弛豫的SiGe层上形成一层应变硅层。
本发明的第二个方面，该方法包括在含有第一硅层、第二SiO2层和衬底的绝缘层上的硅上形成一个Si1-xGex层。然后形成第一沟道和第二沟道。每个沟道通过该Si1-xGex层延伸到衬底的第一硅层底。第一沟道和第二沟道基本上平行。然后，底切该Si1-xGex层，以在衬底的第一硅层中，从第一沟道到第二沟道形成一个空隙。接着，第一第二沟道以及空隙填充一种电介质材料。然后在Si1-xGex层上形成一层应变硅层。
本发明的第三个方面，在一个衬底上形成一个中间半导体结构。该结构包括一个半导体衬底以及在半导体衬底上的一个弛豫的Si1-xGex部分。该弛豫的Si1-xGex部分包括一个或更多的沟道或沟槽区。该结构在Si1-xGex部分和衬底之间至少包括一个空隙。在Si1-xGex层下面的空隙可以通过底切形成。空隙接着可以填充电介质材料。
本发明的第四个方面，该半导体结构包括第一层，包括一个应变半导体。在第一层下面提供包括Si1-xGex的第二层。在第二Si1-xGex层下面提供包括一个硅部分和一个电介质部分的第三层。在第三层下面提供包括一个绝缘层的第四层。在第四层下面提供包括一个衬底的第五层。
图1示出了根据本发明原理使用的一个绝缘层上的硅晶片；图2示出了根据本发明原理的半导体结构，含有一个SiGe顶层；图3示出了根据本发明原理含有SiGe层的半导体结构，覆盖有一层电介质层和沟槽；图4示出了根据本发明原理含有SiGe层的半导体结构，覆盖有一层电介质层和含有沟槽；图5示出了根据本发明原理含有SiGe层的半导体结构，覆盖有一层电介质层，沟槽，和底切的SiGe岛；图6示出了根据本发明原理的一个结构的切去部分的顶视图，覆盖有一层电介质层，沟槽，和底切的SiGe岛；图7示出了根据本发明原理的半导体结构，覆盖有一层电介质层以及含有一层SiGe底层，沟槽，以及填充电介质的底切区；图8示出了含有一层SiGe层，沟槽，以及填充电介质的底切区的半导体结构，电介质从SiGe层上垂直延伸至以前包括一层电介质盖帽层的一层；图9示出了根据本发明原理的半导体结构，一顶层应变半导体层选择地形成在SiGe上；图10示出了根据本发明原理的半导体结构，一顶层应变硅层无选择地形成在整个表面上；图11示出了在根据本发明原理的半导体结构上形成的一个场效应晶体管；以及图12示出了根据本发明原理在一个绝缘层上的SiGe衬底上制作一层应变硅层的方法流程图。
具体实施例方式
本发明使得能够在一个绝缘层上的SiGe衬底上制作一层应变硅层。根据本发明的一个示例的方法需要对一层SiGe层底切以形成一个弛豫的SiGe岛，使用一种电介质填充空隙，以及在弛豫的SiGe上外延生长Si。这样形成的应变硅可以免于位错和错配。得到的结构还可以使用传统工艺设备和材料来节省成本地制作。另外，该结构显示了薄的SiGe层，使得能够形成浅结以及加强器件性能。
现在参考图1，示出了一个绝缘层上的硅(SOI)。这种晶片是市场上可以得到的用于各种分立和集成电路(IC)半导体器件应用的起始衬底。该晶片包括一个埋层二氧化硅(BOX)层120，在整个晶片上延伸，在器件质量的单晶硅薄表面层130(例如5-200nm)的下面。BOX层120提供了对衬底110坚固的垂直隔离。衬底110可以为硅，锗，硅锗，氧化铝，或是任何合适的半导体或绝缘层。提供一个SOI晶片是如图12的流程图所示的示例过程的第一步1210。
SOI晶片可以使用该领域中已知的各种技术制作。作为实例而不是局限，SOI晶片可以使用SIMOX工艺(注氧隔离)制作，它使用高剂量氧离子注入以及高温退火在体晶片中形成BOX层。如另一个实例，SOI晶片可以通过将一器件质量的硅晶片键合在另一个表面含有一层氧化物层的晶片(衬底层)上。然后将这一对晶片分开，使用一种工艺在衬底层上的氧化物层顶部(现在已变成BOX)留下一薄层(相对于起始晶片厚度)、器件质量的单晶硅层。SOI晶片还可以使用其它工艺形成。对于本发明制作SOI晶片的方法并不苛刻。
然后，如图2所示，一薄的器件质量的硅锗层(SiGe或Si1-xGex)210形成在器件质量的单晶硅层130上。Si1-xGex层210可以使用传统技术沉积或生长在Si层上，例如化学气相沉积方法。例如可以以传统方式使用超高真空化学气相沉积(UHCVD)生长器件质量的Si1-xGex层。其它传统方法包括快速热化学气相沉积(RTCVD)，低压化学气相沉积(LPCVD)，限制反应处理CVD(LRPCVD)和分子束外延(MBE)。生长Si1-xGex层是如图12所示的根据本发明原理的示例过程流程图的第二步1220。
在一个示例的实现中，Si1-xGex层210的厚度低于临界厚度，如本领域所知的。临界厚度依赖于例如生长速率，生长温度，锗浓度和下面硅层厚参数，超出此厚度就形成缺陷，例如位错和错配。作为实例，对许多制作来说厚度大约5-100nm将小于临界厚度。
参考图3，一层盖帽层310可以形成在Si1-xGex层210上。盖帽层310保护了Si1-xGex层210的顶表面免于如下面更完整描述的刻蚀。盖帽层310可以包括一种介电材料，例如氮化硅(Si3N4)或在氧化物(SiO2)上的Si3N4。Si3N4层可以约20nm-100nm厚，如果盖帽层210包括一个SiO2层，该SiO2层可以约3nm-20nm厚。SiO2和Si3N4层可以通过在Si1-xGex层210上热生长形成，或者通过传统沉积技术例如低压CVD，等离子体辅助CVD，高密度等离子CVD或其它合适技术。为了清楚，盖帽层310以单层显示于图3。盖帽层形成是如图12所示的根据本发明原理的示例过程流程图的第三步1230。
现在参考图4，沟道或沟槽410和420在盖帽层310，Si1-xGex210层和硅层130上形成，在BOX层120上停止，使用传统干法或湿法刻蚀工艺。在Si1-xGex210上形成盖帽层310之后，一种传统的光致抗蚀剂掩膜(未示出)，结合一个可选的硬掩膜(未示出)例如SiO2可以形成在盖帽层310上。光致抗蚀剂掩膜可以使用传统光刻包括光致抗蚀剂曝光和显影来图形化。沟槽410和420使用图形化的光致抗蚀剂和传统刻蚀，如干法刻蚀工艺等，反应离子刻蚀(RIE)，离子束刻蚀，等离子体刻蚀或它们的任意组合。光致抗蚀剂可以在刻蚀硬掩膜后，刻蚀盖帽层后，或者刻蚀整个沟槽后剥离，如果有剩余的SiO2硬掩膜的话，可以在形成沟槽后剥离掉。测量沟槽410和420的尺寸及间隔使得能够容纳器件的有源区。沟槽之间的间隔可以为例如大约100-200nm。沟槽或沟道的形成是如图12所示的根据本发明原理的示例过程流程图的第四步1240。
现在参考图5，去除Si1-xGex210层下的部分SOI，形成Si1-xGex层210下面的空隙520。空隙520上面和沟槽410和420之间的Si1-xGex层210的部分510在去掉底层SOI时变成了弛豫的。SOI可以使用传统的选择同步刻蚀工艺去除，例如氨水，基于氨水的蚀刻剂(例如，氢氧化四甲基铵(TMAH))，或者硝酸和氢氟酸混合液)。刻蚀时间通过刻蚀速率和沟槽之间的间隔来预定。刻蚀速率严重依赖于各种因素，包括浓度，温度和定向结晶，可能在大约0.01-1.5um/分钟之间变化。Si1-xGex和纯硅之间的刻蚀速率差异归因于添加锗后能带结构的变化。可以设计Si1-xGex层210的组成，使得Si1-xGex层210的底表面比剩余部分更抵抗得住刻蚀剂。例如，底表面可以(或不必)含有更高的锗浓度。盖帽层310保护Si1-xGex层210的顶表面在去除SOI层过程中免于被刻蚀。同步刻蚀进行足够时间从Si1-xGex层210下面去除足够的SOI，以形成一个弛豫的Si1-xGex部分510，该部分足够大能够定义或包括有源区。去除SOI，也指底切，是如图12所示的根据本发明原理的示例过程流程图的第五步1250。
现在参考图6，示出了盖帽层310在Si1-xGex层210上的结构的一部分顶视图。沟道410和420平行或基本上互相平行地延伸。虚线边界610概念地定义了弛豫的Si1-xGex岛510下面的一部分底切。层130未刻蚀的SOI在虚线边界610外保留，这样在Si1-xGex层210下面提供了结构上的支撑。在虚线边界601内，从层130通过如上描述的刻蚀去除SOI。尽管虚线边界610显示了如图6所示的正方形或矩形，本领域的技术人员将会理解，刻蚀会在各个方向进行，可能依赖于刻蚀剂，刻蚀参数，定向结晶和刻蚀的材料以不均匀的速率进行。这样，本发明并不局限于任何特殊形状的刻蚀边界。
可选地，底切后，Si1-xGex层210可以在约600-900℃的温度下热退火，以确保它被弛豫。退火可以是一个炉内退火，需要几分钟，或者是快速热退火(RTA)，需要1-100秒。
然后，沟槽和底切区域填充一种电介质，例如图7中所示的SiO2710。电解质可以使用传统方法填充，例如使用常压CVD过程，低压CVD过程，和高密度等离子体CVD过程，或者其它任何合适方法。由于SiO2具有好的各向同性性质，甚至Si1-xGex岛510下面的空隙520也可以被填充。然后表面可以平整化以去除过量的SiO2，并留下SiO2的垂直沟道部分720和730，它们基本上与盖帽层310齐平。平整化可以使用化学机械抛光(CMP)或者其它合适的平整化方法。填充沟槽和底切空隙是如图12所示的根据本发明原理的示例过程流程图的第六步1260。
现在参考图8，去除盖帽层310露出弛豫的Si1-xGex层210。刻蚀使用传统的湿法或干法刻蚀去除盖帽层，留下SiO2的垂直沟道部分720和730。如果盖帽层包括多个不同材料的层，可以使用多个湿法或干法刻蚀去除材料。例如，盖帽层中的Si3N4可以使用氢氟酸和乙二醇(HF/EG)的混合液刻蚀，或者热磷酸(H3PO4)。如果先前在盖帽层中形成SiO2，可以使用缓冲的氢氟酸(BHF)或稀释的氢氟酸(DHF)刻蚀。做为选择，盖帽层中的SiO2可以通过一步HF/EG刻蚀和Si3N4一起剥掉。在Si1-xGex层210上面延伸的垂直沟道部分720和730可以(或者不必)去除，这依赖于刻蚀过程。去除盖帽层是如图12所示的根据本发明原理的示例过程流程图的第七步1270。
现在参考图9，一个应变的Si层910形成在弛豫的Si1-xGex层210上。应变的Si层可以使用传统技术在弛豫的Si1-xGex层210上外延形成。例如，可以使用超高真空化学气相沉积(UHVCVD)以传统方式生长器件质量的Si1-xGex层。其它合适技术包括快速热化学气相沉积(RTCVD)，低压化学气相沉积(LPCVD)，限制反应工艺CVD(LRPCVD)和分子束外延(MBE)。形成应变的Si层是如图12所示的根据本发明原理的示例过程流程图的第八步1280。
如果希望一个厚的底Si1-xGex层，可以在去除盖帽层310后和形成应变的Si层910之前进行外延生长或沉积额外的Si1-xGex。然后在厚Si1-xGex层上形成应变的Si层910。
因为Si比Ge具有较小的晶格常数(即原子间距)，当在Si1-xGex层210上生长Si时，Si以张力应变。由于增强的电子和空穴迁移率，应变Si层提供了一个有吸引力的平台，用于制作高性能的集成电路。例如，nFET迁移率基本上随应变增加，从开始增强到在高应变下(例如，大于1.3％)饱和。另一方面，pFET迁移率在低量的张应变下最初表现出轻微降低，但是随着高应变线性增加。
图9示出了使用例如分子束外延工艺在Si1-xGex层210上，而没有在SiO2的垂直沟道部分720和730上选择生长应变的Si层910的一个实施例。图10示出了以非选择方式在整个表面上形成应变的Si层910的一个可选的实施例。在这种情况下，Si层910还包括在SiO2的垂直沟道部分720和730上形成的部分1010。形成应变的Si层910后，如果需要，表面可以通过化学机械抛光(CMP)或任何其它合适工艺进行平整化。
在Si生长形成掺碳的硅(Si1-yCy)中，可以选择加入少量的碳，其中应变进一步增加。Si1-yCy中y的值作为实例大约0.001-0.02。为了简单，层710指的是并示为应变的Si层或下文中的Si层。
应变的Si层910合适的厚度是小于临界尺寸，即应变Si能够在Si1-xGex层210上生长不在晶体结构中形成缺陷(例如位错)的最大厚度。作为实施但是不局限于此，应变的Si层910可以大约5-100nm厚。外延生长Si层910是如图12所示的根据本发明原理的示例过程流程图的第八步1280。
如图4-10所示形成的结构是根据本发明原理能够供给形成半导体器件如pFET和nFET的中间结构。一个中间结构显示了如图5所示，在Si1-xGex层的一个部分(例如岛)510下面的一个空隙520底切，以弛豫底切的Si1-xGex层210。另一个中间结构，作为实例，如图9所示，显示了在Si1-xGex层210上外延生长的一个薄应变半导体层(例如一层Si层)910。这样中间结构结合了薄应变半导体层的优点和SOI的优点。此外，底切步骤排除了需要的昂贵以及潜在的有问题工艺步骤，例如SIMOX或晶片键合在SiO2上制造弛豫的Si1-xGex层。另外，在弛豫的Si1-xGex层210上形成薄应变的Si层910，比传统工艺中更不容易导致应变的Si层910中缺陷的形成。
接着，可以进行标准的CMOS工艺形成器件，例如如图11所示的在结构上的场效应晶体管。该器件包括由位于Si1-xGex层1170上的应变的Si沟道1160隔开的源1110和漏1120区。栅氧化物1150提供在应变的Si沟道1160上，一个栅导体1180提供在栅氧化物1150上。还提供了衬垫1130和1140。这些组成部分在典型的场效应晶体管中能够发现，对本领域技术人员不必进一步的解释便很容易理解FET器件的制作过程。有源器件的形成是如图12所示的根据本发明原理的示例过程流程图的最后一步1290。
本领域的技术人员将理解，根据本发明的原理的过程可以包括上面所描述以及图12的流程图显示以外的步骤。本领域的技术人员还将理解，根据本发明的原理形成的在Si1-xGex结构上形成应变Si或Si1-yCy可以用于支持各种集成电路器件，包括除了如图11所示的场效应管的器件。
本发明方便地提供了含有底切的弛豫SiGe层的半导体器件。SiGe层下面的空隙可以填充电介质。一应变的Si层可以沉积在弛豫的SiGe层上。得到的半导体结构结合了无缺陷应变Si表面和绝缘层上的硅衬底的优点。该结构可以使用传统工艺设备和材料节省成本地制作。另外，由于弛豫的SiGe层可以相对地较薄，该结构能够容纳浅结，可以降低结电容。
尽管本发明已经根据示例的实施例描述，本领域的技术人员将认识到本发明可以根据修改以及在附件权利要求的精神和范围内实施。
权利要求
1.一种制造半导体结构的方法，包括步骤在衬底上形成一个Si1-xGex层；在Si1-xGex层和衬底中形成多个沟道；去掉Si1-xGex层下面的一部分衬底以在衬底中形成空隙；以及以一种电介质材料填充所述沟道和空隙。
2.根据权利要求1的方法，包括衬底包括第一硅层、第二绝缘层和第三衬底层；多个沟道至少包括第一沟道和第二沟道，延伸通过Si1-xGex层到衬底的第一硅层底部；以及空隙形成于Si1-xGex层下的衬底的第一硅层中，至少从第一沟道到第二沟道延伸。
3.根据权利要求1的方法，其中去除Si1-xGex层下面的衬底一部分的步骤包括选自下列组中的一个步骤刻蚀Si1-xGex层下面的衬底的部分；进行同步刻蚀Si1-xGex层下面的衬底的部分；使用对衬底比对Si1-xGex更高的刻蚀速率的刻蚀剂进行同步刻蚀Si1-xGex层下面的衬底的部分；以及使用选自氨水、氢氧化四甲基铵、硝酸和氢氟酸的刻蚀剂，进行同步刻蚀Si1-xGex层下面的衬底的部分。
4.根据权利要求3的方法，其中Si1-xGex层含有一个底表面和一个顶表面，底表面比顶表面更抗刻蚀。
5.根据权利要求4的方法，其中Si1-xGex层的底表面比顶表面含有更高的锗浓度。
6.根据权利要求2的方法，其中去除Si1-xGex层下面的衬底的一部分以在衬底的第一硅层从第一沟道到第二沟道形成一个空隙的步骤，在空隙之上产生了一个Si1-xGex层的弛豫的部分。
7.根据权利要求1的方法，进一步包括在第一硅层中形成空隙后对Si1-xGex层进行退火的步骤。
8.根据权利要求1的方法，其中形成Si1-xGex层的步骤包括选自下列组中的一个步骤超高真空化学气相沉积(UHCVD)；快速热化学气相沉积(RTCVD)；低压化学气相沉积(LPCVD)；限制反应处理CVD(LRPCVD)；以及分子束外延(MBE)。
9.根据权利要求1的方法，进一步包括在Si1-xGex层顶上形成一盖帽层的步骤。
10.根据权利要求9的方法，进一步包括步骤去除盖帽层；以及在Si1-xGex层上形成一应变半导体层。
11.根据权利要求1的方法，进一步包括通过在第一Si1-xGex层上形成第二Si1-xGex层来加厚Si1-xGex层的步骤。
12.根据权利要求1的方法，进一步包括在Si1-xGex层上形成一应变半导体层的步骤。
13.根据权利要求12的方法，其中形成一应变半导体层的步骤包括选自下列组中的一个步骤超高真空化学气相沉积(UHCVD)；快速热化学气相沉积(RTCVD)；低压化学气相沉积(LPCVD)；限制反应处理CVD(LRPCVD)；以及分子束外延(MBE)。
14.根据权利要求12的方法，其中应变半导体层由一种选自Si和Si1-yCy的半导体构成。
15.根据权利要求12的方法，进一步包括在半导体结构上、在填充了电介质材料的第一和第二沟道之间，以及填充了电介质材料的空隙的上面形成一个器件的步骤。
16.一种制造半导体结构的方法，包括步骤在含有第一硅层、第二SiO2层和第三衬底层的绝缘层上硅衬底上形成一个Si1-xGex层；形成第一沟道和第二沟道，每个沟道延伸通过该Si1-xGex层到衬底的第一硅层底部，第一沟道和第二沟道基本上平行；去除Si1-xGex层之下的一部分硅层，以在衬底的第一硅层中，从第一沟道到第二沟道形成空隙；第一和第二沟道以及空隙填充一种电介质材料；以及在Si1-xGex层上形成一应变半导体层。
17.根据权利要求16的方法，进一步包括在第一硅层中形成空隙之后以及在第一第二沟道和空隙填充电介质材料之前，对Si1-xGex层热退火的步骤。
18.根据权利要求16的方法，进一步包括在第一第二沟道和空隙填充电介质材料之后的平整化步骤。
19.根据权利要求16的方法，其中形成Si1-xGex层的步骤包括选自下列组中的一个步骤超高真空化学气相沉积(UHCVD)；快速热化学气相沉积(RTCVD)；低压化学气相沉积(LPCVD)；限制反应处理CVD(LRPCVD)；以及分子束外延(MBE)。
20.根据权利要求16的方法，其中形成应变半导体层的步骤包括选自下列组中的一个步骤超高真空化学气相沉积(UHCVD)；快速热化学气相沉积(RTCVD)；低压化学气相沉积(LPCVD)；限制反应处理CVD(LRPCVD)；以及分子束外延(MBE)。
21.根据权利要求16的方法，进一步包括在Si1-xGex层顶上形成一盖帽层的步骤。
22.根据权利要求21的方法，进一步包括步骤去除盖帽层；以及在Si1-xGex层上形成一应变半导体层。
23.根据权利要求16的方法，其中形成应变半导体层的步骤包括选自下列组中的一个步骤外延生长一应变硅层；以及外延生长一应变Si1-yCy层。
24.根据权利要求23的方法，进一步包括通过在第一Si1-xGex层上形成第二Si1-xGex层来加厚Si1-xGex层的步骤。
25.一种中间半导体结构，包括衬底；在衬底上的一个弛豫的Si1-xGex层，该弛豫的Si1-xGex层至少含有一个沟槽；以及在弛豫的Si1-xGex层和衬底之间的至少一个空隙。
26.根据权利要求25的中间半导体结构，其中衬底包括绝缘层上硅晶片。
27.根据权利要求25的中间半导体结构，其中Si1-xGex层的厚度小于Si1-xGex层的临界厚度。
28.根据权利要求25的中间半导体结构，进一步包括在弛豫的Si1-xGex层上外延生长的应变半导体层。
29.根据权利要求28的中间半导体结构，其中应变半导体层由Si构成。
30.根据权利要求28的中间半导体结构，其中应变半导体层由Si1-yCy构成。
全文摘要
一种半导体器件，含有一个底切的的弛豫SiGe层，该SiGe层下含有空隙。空隙可以填充电介质例如SiO
文档编号H01L29/786GK1630025SQ20041009230
公开日2005年6月22日 申请日期2004年11月8日 优先权日2003年11月13日
发明者程慷果, 杜雷塞蒂·奇达姆巴拉奥 申请人:国际商业机器公司