专利名称：存储器混装半导体装置及其制造方法
技术领域：
本发明涉及一种包括DRAM或者ROM等的存储器和高速CMOS逻辑电路的存储器混装半导体装置。
背景技术：
DRAM混装LSI是在共同衬底上设置有存储器部和逻辑部的LSI，因为在构造上能扩宽存储器和逻辑部之间的数据总线宽度，所以适用于高速而且大量的数据处理。另外，DRAM混装LSI是当在存储器部和逻辑部之间传送信号时，由于没有必要使用印刷线路板等的设置在LSI封装外部的布线，因为能谋求系统的低电力消耗，所以作为系统LSI时是非常有效的。
但是，在DRAM混装LSI中，由于能使逻辑部的晶体管(逻辑晶体管)高性能化，所以有必要采用SALICIDE(自对准难熔金属硅化物形成)技术降低晶体管的寄生电阻。但是，在存储部中设置的晶体管(存储器晶体管)的源/漏区域，由于为了抑制短沟道效应而采用了浅接合，所以当在存储器晶体管的源/漏区域的上部形成硅化物层的情况下，流向衬底的漏电流增加，电荷的累积时间(暂停时间)劣化。以下，对以往的DRAM混装LSI的构造以及制造方法参照附图进行说明。
第一以往例图3表示专利文献1中所记载的有关第一以往例的存储器混装半导体装置(DRAM混装LSI)的剖面构造。
如同图中所示，有关第一以往例的存储器混装半导体装置是在共同的半导体衬底100上配置了包括具有逻辑晶体管的逻辑部Rlogc和DRAM存储器单元的晶体管(存储器晶体管)的DRAM部Rdram。在逻辑晶体管中虽然也存在p沟道型晶体管，但在同图中只表示了n沟道型晶体管。另外在同图中，表示了作为存储器晶体管采用了n沟道型晶体管的情况下的构造。
逻辑晶体管包括在由元件分离101(沟道分离)包围的活性区域上设置的栅绝缘膜102以及栅电极103、在半导体衬底100中在位于栅电极103的侧面的区域中形成的源/漏扩散层104、覆盖栅电极103的侧面的侧壁105。栅电极103是由包含n型杂质的多晶硅形成的下部电极103a和由硅化物形成的上部电极103b构成的。上部电极103b是由在源/漏扩散层104上形成的源/漏硅化物层106通过共同的SALICIDE工序形成的。
存储器晶体管包括在由元件分离101(沟道分离)包围的活性区域上设置的栅绝缘膜112以及栅电极113、在半导体衬底100中在位于栅电极113的侧面的区域中形成的源/漏扩散层114、覆盖栅电极113的侧面的侧壁115。栅电极113是由包含n型杂质的多晶硅形成的下部电极113a和由硅化物形成的上部电极113b构成的。此处，在存储器晶体管中没有设置源/漏硅化物层。
第二以往例图4表示在专利文献2中记载的有关能使存储器晶体管高速动作的第二以往例的存储器混装半导体装置的剖面构造。
如同图所示，有关第二以往例的存储器混装半导体装置和第一以往例同样，在共同的半导体衬底200上配置了逻辑部Rlogc和DRAM部Rdram。
逻辑晶体管包括在由元件分离201(沟道分离)包围的活性区域上设置的栅绝缘膜202以及栅电极203、在半导体衬底200中在位于栅电极203的侧面的区域中形成的源/漏扩散层204、覆盖栅电极203的侧面的侧壁205。栅电极203是由包含n型杂质的多晶硅形成的下部电极203a和由硅化物形成的上部电极203b构成的。上部电极203b是由在源/漏扩散层204上形成的源/漏硅化物层206通过共同的SALICIDE工序形成的。
存储器晶体管包括在由元件分离201(沟道分离)包围的活性区域上设置的栅绝缘膜212以及栅电极213、在半导体衬底200中在位于栅电极213的侧面的区域中形成的源/漏扩散层214、覆盖栅电极213的侧面的侧壁215。栅电极213是由包含n型杂质的多晶硅形成的下部电极213a和由硅化物形成的上部电极213b构成的。上部电极213b是由在源/漏扩散层214上形成的源/漏硅化物层216通过共同的SALICIDE工序形成的。
在有关上述第一以往例的存储器混装半导体装置中，因为是在存储器晶体管的源/漏扩散层114上形成硅化物层，所以能够降低接合泄漏的同时，还能降低源/漏扩散层114的杂质浓度。也就是说，能得到短沟道效应优良的(截止泄漏少)的存储器晶体管。此结果，能抑制暂停时间的劣化的同时，而且还能实现高速动作可能的逻辑晶体管。
但是，对于近年的DRAM混装LSI，作为SRAM的置换存储器要求200MHz左右的超高速动作。在有关上述第一以往例的存储器混装半导体装置(DRAM混装LSI)中，由于存储器晶体管的源/漏扩散层的寄生电阻高，所以存在较难得到高速性的问题。
另一方面，在有关上述第二以往例的存储器混装半导体装置中，在存储器晶体管的源/漏扩散层214上形成硅化物层216，源/漏扩散层214的杂质浓度和逻辑晶体管相同。其结果，通过降低由硅化物产生的寄生电阻，能获得存储器晶体管的高速性，能实现高速的存储动作。
但是，在有关上述第二以往例的存储器混装晶体管中，由于存储器晶体管只能得到和逻辑晶体管同样的泄漏特性，因为进行存储器动作的暂停时间变短，所以有必要增加数据刷新的次数，增大电力消耗。即混装具有1～2M位左右的存储器容量的DRAM的情况下虽然没有大的问题，但如果混装具有超过了10M位的存储容量的DRAM时，从电力消耗的观点来看就存在有困难的问题。
专利文献1特开2000-332220号公报(摘要)；专利文献2特开2001-127270号公报(摘要)。
发明内容
本发明的目的在于解决上述以往的问题，在维持逻辑晶体管性能的同时，可以降低存储晶体管的泄漏以及使动作高速化，能够提供一种高速、大容量而且电力消耗少的存储器混装半导体装置及其制造方法。
为了达到上述目的，本发明的存储器混装半导体装置，在存储器晶体管的源/漏扩散层上设置具有比在逻辑晶体管的源/漏扩散层上的硅化物膜还要薄的膜厚的硅化物膜。
具体讲，本发明的第一存储器混装半导体装置，在共同的半导体衬底上设置了包括存储器晶体管的存储器部和包括逻辑晶体管的逻辑部，其中逻辑晶体管包括在半导体衬底上设置的栅电极、和在半导体衬底内形成的源/漏扩散层；在该源/漏扩散层上形成硅化物膜；存储器晶体管包括在半导体衬底上设置的栅电极、和在半导体衬底内形成的源/漏扩散层；在该源/漏扩散层上形成比在逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄的硅化物膜。
根据本发明的存储器混装半导体装置，在存储器晶体管的源/漏扩散层上形成比在逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄的硅化物膜。因此，由于可以不降低逻辑晶体管的性能，而降低在存储器晶体管中向衬底的泄漏以及寄生电阻，所以能防止暂停时间的劣化，其结果实现低电力消耗而且高速动作可能的大容量的存储器混装半导体装置成为可能。
在本发明的存储器混装半导体装置中，优选逻辑晶体管的栅电极包括多晶硅膜、和在该多晶硅膜上设置的硅化物膜；存储器晶体管的栅电极包括多晶硅膜、和在该多晶硅膜上设置的而且比在逻辑晶体管的多晶硅膜上设置的硅化物膜的膜厚还要薄的硅化物膜。根据这样的构成，由于不只是逻辑晶体管，在存储器晶体管中也能够降低栅电极的寄生电阻，所以实现更高速地动作的存储器混装半导体装置成为可能。
在本发明的存储器混装半导体装置中，优选在存储器晶体管的源/漏扩散层内，注入从氮、氩、氖、砷、硅以及锗之中选择的杂质。通过采用这样的构成，确实能够使在存储器晶体管形成的硅化物膜的膜厚比在逻辑晶体管中形成的硅化物膜的膜厚还要薄。
在本发明的存储器混装半导体装置中，优选存储器部是DRAM或者ROM。
有关本发明的第一存储器混装半导体装置的制造方法，用于制造在共同的半导体衬底上设置了包括存储器晶体管的存储器部和包括逻辑晶体管的逻辑部的存储器混装半导体装置，包括工序(a)，在半导体衬底上分别形成存储器晶体管以及逻辑晶体管的源/漏扩散层；工序(b)，采用覆盖逻辑部的注入掩模，至少在存储器晶体管的源/漏扩散层内注入硅化物反应抑制用杂质的离子；和工序(c)，在除去注入掩模的状态下，在逻辑晶体管以及存储器晶体管的各源/漏扩散层上形成硅化物膜；在存储器晶体管的源/漏扩散层上形成的硅化物膜比在逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄。
根据第一存储器混装半导体装置的制造方法，因为包括采用覆盖逻辑部的注入膜，在存储器晶体管的至少源/漏扩散层内注入硅化物反应抑制用杂质离子的工序，所以在存储器晶体管的源/漏扩散层内抑制硅化物的反应成为可能。即能使在存储器晶体管的源/漏扩散层上形成的硅化物膜的膜厚比在逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄。其结果，可以制造包括不降低逻辑晶体管的性能，向衬底的泄漏以及寄生电阻小，低电力消耗且高速动作的存储器晶体管的存储器晶体管混装半导体装置。
在第一存储器混装半导体装置的制造方法中，优选在工序(a)中，在半导体衬底上分别进一步形成存储器晶体管以及逻辑晶体管的成为栅电极的、表面露出的多晶硅膜；在工序(b)中，也向存储器晶体管的成为栅电极的多晶硅膜内注入硅化物反应抑制用杂质的离子；在工序(c)中，也在逻辑晶体管以及存储器晶体管的成为各栅电极的各个多晶硅膜上分别形成硅化物膜；在存储器晶体管的成为栅电极的多晶硅膜上形成的硅化物膜比在逻辑晶体管的成为栅电极的多晶硅膜上形成的硅化物膜的膜厚还要薄。
通过这样的构成，不只是逻辑晶体管，在存储器晶体管中由于也能将栅电极硅化物化，确实能够降低寄生电阻，其结果，制造更高速的存储器混装半导体装置成为可能。
在第一存储器混装半导体装置的制造方法中，优选硅化物反应抑制用杂质的离子是从氮、氩、氖、砷、硅以及锗之中选择的杂质的离子。根据这样的构成，在存储部中确实抑制硅化物化是可能的，在存储器部形成的硅化物的膜厚能比在逻辑部形成的硅化物膜的膜厚还要薄。
有关本发明的第二存储器混装半导体装置的制造方法，用于制造在共同的半导体衬底上设置了包括存储器晶体管的存储器部和包括逻辑晶体管的逻辑部的存储器混装半导体装置，包括工序(a)，在半导体衬底上分别形成存储器晶体管以及逻辑晶体管的源/漏扩散层；工序(b)，形成至少覆盖存储器晶体管的源/漏扩散层，在逻辑部的上方具有开口的硅化物反应抑制用绝缘膜；和工序(c)，在形成硅化物反应抑制用绝缘膜的状态下，在逻辑部以及存储部上堆积金属膜，通过硅化物化反应，在逻辑晶体管以及存储器晶体管的各源/漏扩散层上形成硅化物膜；在存储器晶体管的源/漏扩散层上形成的硅化物膜比在逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄。
根据第二存储器半导体装置的制造方法，因为包括覆盖存储器部，形成在逻辑部的上方具有开口的硅化物反应抑制用绝缘膜的工序，所以能抑制在存储器部的硅化物反应。因此，能使在存储器晶体管的源/漏扩散层上形成的硅化物膜比在逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄。其结果，制造包括不降低逻辑晶体管的性能，向衬底的泄漏以及寄生电阻小，低电力消耗且高速地动作的存储器晶体管的存储器晶体管混装半导体装置成为可能。
在第二存储器混装半导体装置的制造方法中，优选在工序(a)中，在半导体衬底上分别进一步形成存储器晶体管以及逻辑晶体管的成为栅电极的、表面露出的多晶硅膜；在工序(b)中，也在存储器晶体管的成为栅电极的多晶硅膜上形成硅化物反应抑制用绝缘膜；在工序(c)中，也在逻辑晶体管以及存储器晶体管的成为各栅电极的各多晶硅膜上分别形成硅化物膜；在存储器晶体管的成为栅电极的多晶硅膜上形成的硅化物膜比在逻辑晶体管的成为栅电极的多晶硅膜上形成的硅化物膜的膜厚还要薄。
根据这样的构成，不只是逻辑晶体管，在存储器晶体管中由于也能将栅电极硅化物化，确实能够降低寄生电阻，其结果，制造更高速的存储器混装半导体装置成为可能。
在第二存储器混装半导体装置的制造方法中，优选硅化物反应抑制用绝缘膜是氧化膜。通过这样的构成，在存储器部确实能抑制硅化物化，可以让在存储器部形成的硅化物膜的膜厚比在逻辑部形成的硅化物膜的膜厚还要薄。
根据本发明的存储器混装半导体装置及其制造方法，在维持逻辑晶体管性能的同时，可以降低存储器晶体管的泄漏以及使动作高速化，能够实现高速、大容量且电力消耗少的存储器混装半导体装置及其制造方法。
图1表示有关第一实施方式的存储器混装半导体装置的制造工序的剖面图。
图2表示有关第一实施方式的存储器混装半导体装置的制造工序的剖面图。
图3表示有关第一以往例的存储器混装半导体装置的构造的剖面图。
图4表示有关第二以往例的存储器混装半导体装置的构造的剖面图。
图中1-硅衬底，2-p阱区域，3-n阱区域，4-三重p阱区域，5-n型隐埋区域，7-元件分离区域，10-栅电极，11-栅电极，12-硅化物膜，13-硅化物膜(上部电极)，14-栅绝缘膜，15-多晶硅膜(下部电极)，16-多晶硅膜(下部电极)，17-源/漏扩散层，18-侧壁，19-源/漏扩散层，21-栅电极，22-硅化物膜，23-硅化物膜(上部电极)，26-多晶硅膜(下部电极)，26x-离子注入部，27-源/漏扩散层，27x-离子注入部，31-钴膜，32-氧化膜。
具体实施例方式
(第一实施方式)图1(a)～图1(d)表示按工序顺序的有关本发明第一实施方式的DRAM混装半导体装置的制造方法各工序的剖面状态。如同图所示，第一实施方式的存储器混装半导体装置是在共同的半导体衬底1上配置了包括逻辑晶体管的逻辑部Rlogc和包括作为DRAM存储器单元的一部分的晶体管(存储器晶体管)的存储器部Rdram。还有，同图中表示了逻辑晶体管采用p沟道型晶体管(pMISFET)和n沟道型晶体管(nMISFET)两种，存储器晶体管采用n沟道型晶体管的情况下的构造。
首先，在图1(a)所示的工序中，在掺杂了p型杂质的半导体衬底1的表面区域上，形成划分活性区域的元件分离区域7(STI)之后，通过周知的方法，在规定的位置分别形成p阱区域2、n阱区域3、三重p阱区域4以及n型隐埋扩散区域5。只是n型隐埋扩散区域5不是必须形成的。
接着在活性区域中，在半导体衬底上，形成由热氧化膜构成的栅绝缘膜14之后，在栅绝缘膜14上堆积多晶硅膜。然后，在多晶硅膜之中成为nMISFET的栅电极的区域上进行n型杂质(磷等)的离子注入之后，对多晶硅膜图案化，形成逻辑部Rlogic的pMISFET的成为下部电极的多晶硅膜15、逻辑部Rlogc的nMISFET的成为下部电极的多晶硅膜16、存储器部Rdram的nMISFET的成为下部电极的多晶硅膜26。
接着，利用覆盖将要形成逻辑部Rlogc的nMISFET的区域以及存储器部Rdram的抗蚀剂膜(图中未表示)，在加速电压为3keV、掺杂量为1×1014cm-2的条件下，进行硼离子(B+)的注入，在n阱区域3形成逻辑部Rlogc的pMISFET的外延区。
另外，利用覆盖将要形成逻辑部Rlogc的pMISFET的区域以及存储器部Rdram的抗蚀剂膜(图中未表示)，在加速电压为5keV、掺杂量为1×1014cm-2的条件下，进行砷离子(As+)的注入，在p阱区域2形成逻辑部Rlogc的nMISFET的外延区。
另外，利用覆盖逻辑部Rlogc的抗蚀剂膜(图中未表示)，在加速电压为5keV、掺杂量为5×1013cm-2的条件下，进行磷离子(P+)的注入，在三重p阱区域4形成存储器晶体管(nMISFET)的LDD(Lightly DopedDrain轻掺杂漏)区域。此后，在衬底上堆积侧壁用绝缘膜之后，进行各向异性蚀刻，在多晶硅膜15以及多晶硅膜16的侧面分别形成侧壁18，在多晶硅膜26的侧面形成侧壁28。
接着，利用覆盖将要形成逻辑部Rlogc的nMISFET的区域以及存储器部Rdram的抗蚀剂膜(图中未表示)，在加速电压为5keV、掺杂量为4×1015cm-2的条件下，进行硼离子(B+)的注入，形成逻辑部Rlogc的pMISFET的高浓度源/漏区域。
另外，利用覆盖将要形成逻辑部Rlogc的pMISFET的区域以及存储器部Rdram的抗蚀剂膜(图中未表示)，在加速电压为10keV、掺杂量为4×1015cm-2的条件下，进行砷离子(As+)的注入，形成逻辑部Rlogc的nMISFET的高浓度源/漏区域。
接着，利用覆盖逻辑部Rlogc的抗蚀剂膜(图中未表示)，在加速电压为10keV、掺杂量为4×1014cm-2的条件下，进行As+离子(As+)的注入，将三重p阱区域4的表面部为了防止沟道效应而非晶化之后，在加速电压为10keV、掺杂量为4×1015cm-2的条件下，进行磷离子(P+)的注入，形成存储器晶体管(nMISFET)的高浓度源/漏区域。
此后，为了激活在各离子注入工序中注入的杂质，在1050℃的温度下进行10秒钟的热处理(快速热处理RTA)。由此，形成各MISFET的源/漏扩散层17、19以及27的同时，多晶硅膜15成为p型栅电极，多晶硅膜16以及多晶硅膜26分别成为n型栅电极。
在本实施方式中，向逻辑部以及存储器部的各个nMISFET的离子注入是采用不同的抗蚀剂掩模按照各自的离子注入条件进行的，但也可以是采用相同的抗蚀剂掩模在同一注入条件下同时处理。
接着在图1(b)所示的工序中，利用覆盖逻辑部Rlogc的抗蚀剂膜Rel，只对存储器部Rdram选择性地将硅化物反应抑制用的氮分子离子(N2+)在加速电压为10keV掺杂量为4×1015cm-2的条件下注入，在源/漏扩散层27以及多晶硅膜26内分别形成作为非晶层的离子注入部27x、26x。此时，从源/漏扩散层27以及多晶硅膜26的表面至离子注入部27x、26x的表面为止的深度约为20nm。
此时，除了氮分子离子(N2+)之外，进行Ar、Ne、As、Si、Ge等的离子注入也能得到同样的效果。另外，离子注入的适当的条件范围为加速电压为5keV～30keV，掺杂量为5×1014cm-2～5×1015cm-2。
接着在图1(c)所示的工序中，在衬底上堆积厚度为10nm的钴膜31。
接着在图1(d)的工序中，在600℃的温度下进行30分钟左右的热处理，使硅和钴产生反应形成硅化物膜。接着，利用硫酸和过氧化氢液的混合液(SPM)等除去未反应的钴之后，进行750℃、30秒钟左右的热处理，形成成为各个MISFET的栅电极的上部电极以及源/漏区域的一部分的钴硅化物膜。
由此，在逻辑部Rlogc中，pMISFET的栅电极10是由作为下部电极的p型多晶硅膜15和作为上部电极的硅化物膜13构成，nMISFET的栅电极11是由作为下部电极的n型多晶硅膜16和作为上部电极的硅化物膜13构成。另外，pMISFET的源/漏区域是由p型的源/漏扩散层19和硅化物膜12构成，nMISFET的源/漏区域是由n型的源/漏扩散层17和硅化物膜12构成。
另一方面，在存储器部Rdram中，存储器晶体管的栅电极21是由作为下部电极的包含离子注入部26x的n型多晶硅膜26和作为上部电极的硅化物膜23构成，另外存储器晶体管的源/漏区域是由包含离子注入部27x的n型源/漏扩散层27和硅化物膜22构成的。
虽然省略了其后的工序的图示，但还要经过对衬底上的层间绝缘膜的形成、到达各源/漏区域的插拄的形成、对存储器部Rdram的层间绝缘膜上的DRAM电容的形成、由层间绝缘膜绝缘的多层布线层的形成等，形成存储器混装半导体装置。还有，在本实施方式中作为存储器部形成了DRAM，但也可以形成ROM等。
根据本实施方式的半导体装置的制造方法，由于通过在图1(b)所示的工序中形成的由非晶层构成的离子注入部27x、26x，阻止了存储器晶体管的栅电极以及在源/漏扩散层中的钴扩散，因而硅化物反应被抑制。
在本实施方式中，由于离子注入部27x以及离子注入部26x是分别在深度为20nm左右的位置形成的，所以在逻辑晶体管的源/漏扩散层17以及源/漏扩散层19上能够形成具有30nm左右的膜厚的比较厚的钴硅化物膜，在存储器晶体管的源/漏扩散层27上能形成膜厚为20nm左右的被抑制的比较薄的钴硅化物膜。其结果，由于在存储器晶体管中实质的接合变深，所以能够抑制在存储器晶体管中向衬底的接合泄漏。另外，同时，能够抑制在逻辑部Rlogc中由于异常反应的钴硅化物的尖峰信号的产生。
也就是说，本实施方式的制造方法是通过只在存储器晶体管注入硅化物反应抑制用的氮分子离子等，在从表面开始至规定深度的区域为止形成非晶化的离子注入部之后，在存储器部Rdram以及逻辑部Rlogc的两部分采用SALICIDE技术进行硅化物化。由此，因为能通过离子注入部抑制在存储器晶体管的源/漏扩散层中的硅化物反应，所以能使逻辑晶体管的硅化物膜的膜厚增厚的同时，能使存储器晶体管的硅化物膜的膜厚减薄。其结果，在存储器混装半导体装置中使逻辑晶体管的性能维持在以往的水平的同时，降低存储器晶体管的接合泄漏，而且动作的高速化成为可能。
在逻辑晶体管那样的具有由n型多晶硅层和p型多晶硅层构成的双栅电极的晶体管中，在进行这样的硅化物膜的膜厚抑制时，在栅电极部分的n型多晶硅层和p型多晶硅层的边界区域的硅化物膜由于被异常薄膜化，在进行热处理时，出现硅化物膜中的结晶粒的凝聚，会担心边界部分的硅化物膜出现断线。
但是，在本实施方式中，只是对采用单一导电型(通常为n型)的栅电极的由DRAM存储器单元或者由ROM存储单元构成的存储器部的晶体管进行硅化物膜的薄膜化。为此，n型多晶硅层和p型多晶硅层的边界区域不存在，不会产生硅化物膜的异常薄膜化。因此，不会对存储器混装半导体装置的可靠性产生影响，可以使动作高速化。
(第二实施方式)图2(a)～图2(d)表示按工序顺序的有关本发明第二实施方式的DRAM混装半导体装置的制造方法各工序的剖面状态。如同图所示，有关第二实施方式的存储器混装半导体装置也和第一实施方式同样，是在共同的半导体衬底1上配置了包括逻辑晶体管的逻辑部Rlogc和包括作为DRAM存储器单元的一部分的晶体管(存储器晶体管)的存储器部Rdram。还有，同图中表示了逻辑晶体管采用p沟道型晶体管(pMISFET)和n沟道型晶体管(nMISFET)两种，存储器晶体管采用n沟道型晶体管的情况下的构造。
首先，在图2(a)所示的工序中，根据在第一实施方式中说明的顺序，进行和图1(a)所示的工序相同的工序，如图2(a)所示，形成元件分离区域7(STI)、p阱区域2、n阱区域3、三重p阱区域4以及n型隐埋扩散区域5、栅绝缘膜14、各MISFET的多晶硅膜15、多晶硅膜16以及多晶硅膜26、各MISFET的侧壁18以及侧壁28、各MISFET的源/漏扩散层17、源/漏扩散层19以及源/漏扩散层27。
接着在图2(b)所示的工序中，通过采用了氧等离子体的氧化处理，在衬底上露出的硅化物层上形成厚度为1nm左右的氧化膜32。氧化物膜32的形成方法除了根据氧等离子体的氧化法之外，也可以采用通常的热氧化法、湿处理后的自然氧化膜形成法、CVD法等。接着，通过采用覆盖存储器Rdram的抗蚀剂膜的湿蚀刻，将氧化物膜32之中存储器部Rdram以外的区域中的部分选择性地除去。
接着在图2(c)所示的工序中，在逻辑部Rlogc中覆盖露出的衬底的表面、在存储器部Rdram中覆盖氧化膜32那样，堆积厚度为10nm的钴膜31。
接着在图2(d)所示的工序中，在600℃的温度下进行30分钟左右的热处理，使硅和钴产生反应形成硅化物膜。接着，利用硫酸和过氧化氢液的混合液(SPM)等除去未反应的钴之后，进行750℃、30秒钟左右的热处理，形成成为各个MISFET的栅电极以及源/漏的一部分的钴硅化物膜。此时，在存储器部Rdram中，因为在钴膜31和硅层之间介入薄的氧化膜32，硅化物反应被抑制，薄硅化物膜被形成。
由此，在逻辑部Rlogc中，pMISFET的栅电极10是由作为下部电极的p型多晶硅膜15和作为上部电极的硅化物膜13构成，nMISFET的栅电极11是由作为下部电极的n型多晶硅膜16和作为上部电极的硅化物膜13构成。pMISFET的源/漏区域是由p型的源/漏扩散层19和硅化物膜12构成，nMISFET的源/漏区域是由n型的源/漏扩散层17和硅化物膜12构成。
另一方面，在存储器部Rdram中，存储器晶体管的栅电极26是由作为下部电极的n型多晶硅膜16和作为上部电极的比较薄的硅化物膜23构成的。另外，存储器晶体管的源/漏区域是由n型的源/漏扩散层27和比较薄的硅化物膜22构成的。
虽然省略了其后的工序的图示，但还要经过对衬底上的层间绝缘膜的形成、到达各源/漏区域的插拄的形成、对存储器部Rdram的层间绝缘膜上的DRAM电容的形成、由层间绝缘膜绝缘的多层布线层的形成等，形成存储器混装半导体装置。还有，在本实施方式中作为存储器部形成了DRAM，但也可以形成ROM等。
根据本实施方式的存储器混装半导体装置的制造方法，通过在图2(b)所示的工序中形成的氧化膜32，在图2(c)所示的工序中由于钴的扩散在存储器部Rdram被抑制，所以在存储器晶体管的多晶硅膜26以及源/漏扩散层27上硅化物反应被抑制。其结果，在逻辑部Rlogc的源/漏扩散层17以及源/漏扩散层19上能形成具有30nm左右的膜厚的比较厚的钴硅化物，在存储器部Rlogc的源/漏扩散层27上能形成膜厚被抑制在20nm左右的比较薄的钴硅化物。其结果，由于在存储器晶体管中实质的接合能够变深，能够抑制向存储器晶体管的衬底的接合泄漏。另外，在本实施方式中，在存储器晶体管的源/漏扩散层27上形成的硅化物膜22的膜厚通过调整氧化膜32的膜厚适当地进行设定是可能的。
也就是说，本实施方式的制造方法在存储器部Rdram由氧化膜覆盖的状态下，对于存储器部Rdram以及逻辑部Rlogc的两部分采用SALICIDE技术进行硅化物化。由此，由于在存储器晶体管的源/漏扩散层中硅化物化由氧化膜被抑制，所以能使逻辑晶体管的硅化物膜厚增厚的同时，能使存储器晶体管的硅化物膜厚减薄。由此，在存储器混装半导体装置中，在存储器混装半导体装置中使逻辑晶体管的性能维持在以往的水平的同时，降低存储器晶体管的接合泄漏，而且动作的高速化成为可能。
再有，这样在进行硅化物膜的膜厚抑制时，由于作为栅电极的上部电极的钴硅化物膜的膜厚也变薄，在逻辑晶体管那样的具有双栅电极的情况时，在栅电极中担心由凝集反应(agglomeration)引起硅化物膜的断线。但是，在本实施方式中，由于只是对只采用单一导电型(通常为n型)的栅电极的由DRAM存储器单元或者由ROM存储单元构成的存储器部的晶体管，抑制钴硅化物膜的膜厚，n型多晶硅层和p型多晶硅层的边界区域不存在，因而不会成为问题。
另外在上述第一以及第二实施方式中，任何一个都是在栅电极中包含的多晶硅膜上设置了钴硅化物，但本发明并不限定于所述的实施方式。例如，各MIS晶体管的栅电极即使是多金属栅、金属栅和多晶硅栅等，通过适用本发明，能发挥和上述各实施方式相同的效果。此种情况下，在图1(a)、图2(a)所示的状态下，只要在栅电极的最上层设置硅化物反应阻止用的绝缘膜等即可。
(在工业上应用的可能性)本发明的存储器混装半导体装置，在维持逻辑晶体管的性能的同时，可以降低存储器晶体管的泄漏以及使动作高速化，由于能够实现高速、大容量而且电力消耗少的存储器混装半导体装置以及其制造方法，所以作为包括DRAM或者ROM等的存储器和高速CMOS逻辑电路的存储器混装半导体装置等是有用的。
权利要求
1.一种存储器混装半导体装置，在共同的半导体衬底上设置了包括存储器晶体管的存储器部和包括逻辑晶体管的逻辑部，其特征在于，所述逻辑晶体管包括在所述半导体衬底上设置的栅电极、和在所述半导体衬底内形成的源/漏扩散层；在该源/漏扩散层上形成硅化物膜；所述存储器晶体管包括在所述半导体衬底上设置的栅电极、和在所述半导体衬底内形成的源/漏扩散层；在该源/漏扩散层上形成比在所述逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄的硅化物膜。
2.根据权利要求1所述的存储器混装半导体装置，其特征在于，所述逻辑晶体管的栅电极包括多晶硅膜、和在该多晶硅膜上设置的硅化物膜；所述存储器晶体管的栅电极包括多晶硅膜、和在该多晶硅膜上设置的而且比在所述逻辑晶体管的多晶硅膜上设置的硅化物膜的膜厚还要薄的硅化物膜。
3.根据权利要求1或2所述的存储器混装半导体装置，其特征在于，在所述存储器晶体管的源/漏扩散层内，注入从氮、氩、氖、砷、硅以及锗之中选择的杂质。
4.根据权利要求1或2所述的存储器混装半导体装置，其特征在于，所述存储器部是DRAM或者ROM。
5.一种存储器混装半导体装置的制造方法，用于制造在共同的半导体衬底上设置了包括存储器晶体管的存储器部和包括逻辑晶体管的逻辑部的存储器混装半导体装置，其特征在于，包括工序(a)，在所述半导体衬底上分别形成存储器晶体管以及逻辑晶体管的源/漏扩散层；工序(b)，采用覆盖所述逻辑部的注入掩模，至少在所述存储器晶体管的源/漏扩散层内注入硅化物反应抑制用杂质的离子；和工序(c)，在除去所述注入掩模的状态下，在所述逻辑晶体管以及存储器晶体管的各源/漏扩散层上形成硅化物膜；在所述存储器晶体管的源/漏扩散层上形成的硅化物膜比在所述逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄。
6.根据权利要求5所述的存储器混装半导体装置的制造方法，其特征在于，在所述工序(a)中，在半导体衬底上分别进一步形成所述存储器晶体管以及逻辑晶体管的成为栅电极的、表面露出的多晶硅膜；在所述工序(b)中，也向所述存储器晶体管的成为栅电极的所述多晶硅膜内注入所述硅化物反应抑制用杂质的离子；在所述工序(c)中，也在所述逻辑晶体管以及所述存储器晶体管的成为各栅电极的所述各个多晶硅膜上分别形成硅化物膜；在所述存储器晶体管的成为栅电极的所述多晶硅膜上形成的硅化物膜比在所述逻辑晶体管的成为栅电极的多晶硅膜上形成的硅化物膜的膜厚还要薄。
7.根据权利要求5或6所述的存储器混装半导体装置的制造方法，其特征在于，所述硅化物反应抑制用杂质的离子是从氮、氩、氖、砷、硅以及锗之中选择的杂质的离子。
8.一种存储器混装半导体装置的制造方法，用于制造在共同的半导体衬底上设置了包括存储器晶体管的存储器部和包括逻辑晶体管的逻辑部的存储器混装半导体装置，其特征在于，包括工序(a)，在所述半导体衬底上分别形成存储器晶体管以及所述逻辑晶体管的源/漏扩散层；工序(b)，形成至少覆盖所述存储器晶体管的源/漏扩散层，在所述逻辑部的上方具有开口的硅化物反应抑制用绝缘膜；和工序(c)，在形成所述硅化物反应抑制用绝缘膜的状态下，在所述逻辑部以及所述存储部上堆积金属膜，通过硅化物化反应，在所述逻辑晶体管以及存储器晶体管的各源/漏扩散层上形成硅化物膜；在所述存储器晶体管的源/漏扩散层上形成的硅化物膜比在所述逻辑晶体管的源/漏扩散层上形成的硅化物膜的膜厚还要薄。
9.根据权利要求8所述的存储器混装半导体装置的制造方法，其特征在于，在所述工序(a)中，在半导体衬底上分别进一步形成所述存储器晶体管以及所述逻辑晶体管的成为栅电极的、表面露出的多晶硅膜；在所述工序(b)中，也在所述存储器晶体管的成为栅电极的多晶硅膜上形成所述硅化物反应抑制用绝缘膜；在所述工序(c)中，也在所述逻辑晶体管以及存储器晶体管的成为各栅电极的各多晶硅膜上分别形成硅化物膜；在所述存储器晶体管的成为栅电极的所述多晶硅膜上形成的硅化物膜比在所述逻辑晶体管的成为栅电极的所述多晶硅膜上形成的硅化物膜膜厚还要薄。
10.根据权利要求8或9所述的存储器混装半导体装置的制造方法，其特征在于，所述硅化物反应抑制用绝缘膜是氧化膜。
全文摘要
提供一种存储器混装半导体装置，在共同的半导体衬底(1)上设置包括存储器晶体管的存储器部(Rdram)和包括逻辑晶体管的逻辑部(Rlogc)。逻辑晶体管包括在半导体衬底上设置的栅电极(11)和在半导体衬底内形成的源/漏扩散层(17)，在该源/漏扩散层(17)上形成硅化物膜(12)。另一方面，存储器晶体管包括在半导体衬底上设置的栅电极(21)和在半导体衬底内形成的源/漏扩散层(27)。在此源/漏扩散层(27)上形成比在逻辑晶体管的源/漏扩散层(17)上形成的硅化物膜(12)膜厚还要薄的硅化物膜(22)。由此，在维持逻辑晶体管的性能的同时，可以降低存储器晶体管的泄漏以及使动作高速化。
文档编号H01L21/8234GK1614785SQ20041009228
公开日2005年5月11日 申请日期2004年11月5日 优先权日2003年11月7日
发明者中林隆 申请人:松下电器产业株式会社