专利名称：具多厚度绝缘层上半导体的结构的制作方法
技术领域：
本实用新型涉及一种半导体结构，特别是涉及一种绝缘层上半导体的结构。
背景技术：
对较高性能的电路的期望，驱使高速次100纳米(nm)的绝缘层上硅晶(Silicon-on-insulator；SOI)互补式金氧半导体的发展。在绝缘层上硅晶技术中，晶体管形成于一硅薄层上，此硅薄层并位于一绝缘材料上。形成于SOI的元件，可较其相对的本体结构提供许多的优点，例如改善反转本体效应(Reverse Body Effect)、改善闭锁现象(Latch-up)、免除软件错误(Soft-error Immunity)以及排除一般在本体硅元件中会碰到的接面电容等。因此，SOI技术可提供较佳的速度表面与封装密度，并且降低电力损耗。
美国第5,952,695号专利案，Ellis-Monaghan等人揭露SOI以及在SOI上CMOS的双膜结构，可在选择区域(Selected Region)中具有厚度双倍的硅层，以改善SOI元件的静电去电荷(Electrostatic Discharge；ESD)特性。
美国第6,222,234B1号专利案，Imai揭露一种半导体元件，此半导体元件并在一元件绝缘薄膜的绝缘层中，具有完全空乏(Fully-depleted；FD)SOI金氧半导体晶体管(MOSFET)以及部分空乏(Partially-depleted；PD)的SOI MOSFET。
美国第6,414,355B1号及第6,448,114B1号专利案，An等人分别揭露具有非均匀厚度的活性层的SOI芯片及其制造方法。
美国第6,096,584号专利案，Ellis-Monaghan等人揭露一种SOI以及在SOI上的CMOS双膜结构的制程，其利用一共平面硅层及绝缘层，并且在其中一区域上加入一第二硅层。
美国第6,399,989号专利案，Dockerty等人揭露一种辐射增硬的SOI晶体管。
2001年6月12日至14日，在日本京都所举行的座谈会中，技术论文中超大规模集成电路技术摘要第19页至第20页，由Yang-kyu Choi等人所发表，题目为“利用选择性沉积的锗源极/汲极的超薄本体P型金氧半导体晶体管(Ultra-thin BodyPMOSFET’s with Selectively Deposited Ge Source/Drain)”的文章中，揭露一种具有本体厚度小至4μm并利用沉积锗作为源极/汲极的超薄本体MOSFET。
2001年12月2日至5日，在美国华盛顿D.C.所举行的2001国际电子元件会议中，其论文第621页至第624页，由Robert Chau等人所发表，题目为“一种50nm空乏基材CMOS晶体管(A 50nm Depleted-Substrate CMOS Transistor(DST))”的文章中，揭露空乏基材晶体管(DST)技术，其中空乏基材CMOS晶体管为制造于小于30nm并具有低于50nm的物理闸极长度的薄硅本体上，此硅本体并具有较陡峭的次临界斜率(Subthreshold Slope)(≤75 75mV/decade)，并且不论对P型MOS晶体管或N型MOS晶体管来说，皆可改善部分空乏SOI与本体硅基材的汲极电压所造成的能障降低效应(BOBL)(≤50mV/V)。
发明创造内容因此，本实用新型的目的就是在提供一种具有多种半导体厚度的绝缘上半导体芯片。
本实用新型的又一目的是在同一基板上，提供完全空乏SOI元件及部分空乏SOI元件。
本实用新型的再一目的是对具有大电流驱动的SOI二极管的形成，提供一较厚的硅薄膜。
根据上述目的，本实用新型可以下列方法来完成。特别是，提供一晶圆，此晶圆具有重叠在位于基材上的埋入绝缘层的半导体膜，并具有至少两区域。覆盖于上述至少两区域的至少一者中的此半导体膜，以提供至少一半导体膜覆盖部分具有一第一厚度，保留暴露于至少两区域的至少一者的半导体膜，以提供具有第一厚度的至少一半导体膜暴露部分。接着，在第一实施例中，氧化上述至少一曝复半导体膜部分的至少一部份，以提供至少一部份氧化、暴露半导体膜部分。接着，去除此暴露半导体膜的氧化部分，而保留具有小于第一厚度的第二厚度的一部份半导体膜，以形成多厚度绝缘层上半导体。在第二实施例中，蚀刻上述至少一暴露半导体膜部分的至少一部份，以提供至少一部份蚀刻、暴露半导体膜部分，并接着进行部分氧化，以提供至少一部份氧化、部分蚀刻、暴露半导体膜部分。去除此部份蚀刻、暴露半导体膜的氧化部分，以保留具有小于第一厚度的第二厚度的半导体膜的一部份，以形成多厚度绝缘层上半导体。
以下结合附图，通过对本实用新型的具体实施方式
详细描述，将使本实用新型的技术方案及其它有益效果显而易见。
附图中，
图1所绘示为本实用新型第一与第二实施例中共有的最初结构示意图；图2(a)至图2(d)所绘示为根据本实用新型第一较佳实施例的示意图；图3(a)至图3(d)所绘示为根据本实用新型第二较佳实施例的示意图；图4所绘示为在具有多硅厚度的SOI基材中形成绝缘区域的示意图；图5所绘示为在SOI基材中形成元件的示意图；以及图6(a)至图6(d)所绘示为用以形成多厚度绝缘层上半导体膜的本实用新型第一或第二较佳实施例的使用示意图。
具体实施方式
以下所描述为本实用新型的具体实施例。
SOI晶体管一般有两种形式部份空乏(PD)SOI晶体管与完全空乏(FD)SOI晶体管。PD-SOI晶体管具有一最大消耗(Depletion)宽度，为小于本体宽度，并且其因此具有一部份空乏本体。PD-SOI晶体管在高度制造中具有优势，但也遭遇到浮动本体效应。一般对浮动本体效应具有高容忍度的数字电路可使用PD-SOI晶体管。
一FD-SOI晶体管具有一本体，此本体当最大消耗宽度大于其本体厚度时，则为完全空乏。由于使用较薄硅本体厚度或较轻微的本体掺杂，FD-SOI元件避免浮动本体效应问题。一般来说，当采用FD-SOI元件的设计时，模拟电路可较使用PD-SOI元件时具有较佳使用。
在结合数字与模拟讯号SOI芯片时，其中需要有适合数字电路的区域以及适合模拟电路的区域。因此，在绝缘层上硅芯片中提供至少两不同硅厚度是非常有利的。具有非常薄的硅膜厚度的区域可使用为FD-SOI元件，而具有较厚硅膜的区域则可用为PD-SOI元件。具有至少两硅本体厚度的优点还有也可增加电路及元件设计时的弹性。
并且，SOI电路像其它电路一样，对静电放电(Electrostatic Discharge；ESD)很敏感。当电流激增(正货负)时会产生ESD，上述电流激增的情形当一大量电流应用于电路时会产生。为了对电路提供ESD保护的目的，ESF脉冲必须以经过保护电路的路径进行放电。ESD保护结构需要一低伏特刺激(Turn-On)即一高电流驱动。并且需要一大电流元件，以在正或负的大量伏特产生时，产生或连接一大量电流。
传统本体反转伏特保护结构，例如二极管电路或本体基材，在SOI基材上的操作并不好，是由于SOI埋入氧化层的存在。也就是说，因为电流横向流动以及半导体材料厚度的限制，现有技术在SOI上制造的二极管具有小电流驱动。因此，较厚的硅厚度或许可使用来增加例如二极管(Diode)或二极管元件(Lubistor)等元件的横向接面区域。这样于接面区域的增加可改善或增加二极管电流驱动。此外，不同区域间的厚度差也可用来控制活化元件的方位，例如源极/汲极的掺杂、接面电容、浮动本体效应、转接速度等等。
对SOI基材来说，提供至少两不同硅膜厚度也是有利的。具有较厚硅膜的区域可使用来制造部份空乏SOI元件，而较薄硅膜的区域可使用来制造完全空乏SOI元件。
并且，较厚硅膜可用于选择元件，例如二极管或二极管元件。较厚硅膜的厚度也可用于增加二极管或二极管元件的横向接面区域。于接面区域的增加可改善或增加电流驱动。
在本实用新型中，揭露具有不同硅厚度的SOI技术，也教示形成上述绝缘层上硅基材的至少两方法。
两实施例共有的最初结构——图1图1所绘示为本实用新型第一与第二实施例共有的最初结构示意图。
如图1所示，绝缘层上半导体(SOI)19形成于结构10上。SOI 19包含半导体膜14及埋入绝缘层12。半导体膜14可为任何例如硅或锗的元素半导体、任何例如硅-锗的金属半导体或任何磷化铟及砷化镓的化合物半导体。在较佳实施例中，半导体膜14为硅。埋入绝缘层12较佳为氧化硅，但可由任何例如氮化硅或氧化铝的绝缘体所构成。
结构10较佳为半导体晶圆或基材，并且较佳由硅或锗所构成，更佳者由硅材料所构成。
硅膜14具有厚度ts1，较佳介于10至5000之间，更佳为10至2000之间。埋入绝缘层12具有较佳介于50至1000之间的厚度，其更佳为50至2000之间。
第一实施例——图2(a)至图2(d)图2(a)至图2(d)所绘示为本实用新型的第一较佳实施例的示意图。在此第一较佳实施例中，是使用氧化步骤选择性地变薄硅膜14的至少一部份(于区域26中)至一第二厚度ts2，当覆盖至少一其它部分(于区域28中)，使保留其具有原厚度ts1。绝缘区域20、绝缘区域22及绝缘区域24可于变薄步骤后形成(请参照图4)。
选择性覆盖——图2(a)如图2(a)所示，SOI 19包含至少两区域26及区域28。覆盖位于一或多个区域26及区域28中的硅膜14(例如图2(a)中所示的区域28中)，而保留未覆盖的至少一区域(如图2(a)中所示的区域26)。罩幕15较佳为由氮化硅(Si3N4)所构成，并且更佳由重叠于氧化硅层上的氮化硅所构成。罩幕15也可由一般已知并使用于现有的罩幕材料所构成。
可在温度介于550℃至950℃之间，使用干氧化制程，以硅层14的氧化来形成罩幕15，并且接着使用以硅烷与氨作为前驱物的化学气相沉积来沉积一层氮化硅。微影制程与反应性离子蚀刻也可使用来图案化罩幕15，以形成如图2(a)的结构。
硅膜14的选择性变薄——图2(b)如图2(b)所示，变薄未覆盖的至少一区域26中的硅膜14，至一第二厚度ts2。此变薄步骤17较佳为一氧化制程，例如(1)于大气中使用水气与氧气的湿氧化制程；或(2)于大气中使用氧气的干氧化制程，以转换于区域26中未覆盖硅膜为一氧化层部分27’。厚度减少后，厚度均匀性较佳为2％。
湿氧化制程可于下列条件下实施温度较佳介于550℃至1100℃之间；以及时间较佳介于10秒至4000秒。
干氧化制程可于下列条件下实施温度较佳介于550℃至1100℃之间；以及时间较佳介于10秒至4000秒。
去除氧化硅层部分27’如图2(c)所示，较佳使用稀释氢氟酸(HF)来去除氧化硅层部分27’，例如较佳以1份浓缩HF(49％)与25份的水混合。对热长成氧化硅来说，蚀刻速率大约为每分钟100。
去除罩幕15如图2(d)所示，去除任何剩余罩幕15由部分变薄硅膜14’上，如果需要的话可进行清洁。
在至少一区域26中的硅膜14’暴露部分较佳由介于10至5000之间的原厚度变薄，更佳为介于10至1000之间，因此最终的变薄厚度ts2较佳介于5至5000之间，更佳为介于5至100之间。
当图2(d)说明一SOI具有不同厚度ts1及ts2的硅膜14’时，熟悉此技艺者即了解可在一方法中重复进行上述步骤，以形成具有三种或更多种厚度的硅膜14’的SOI。也就是举例来说，可暴露两个或多个区域，并且重复变薄步骤17，使得于第一变薄区域26中的第一变薄硅膜14变薄，并且先变薄第二区域中变薄硅膜14的一部份，只要维持至少一罩幕于一第三区域28中的硅膜14的至少一部份上。
变薄区域26及未变薄区域28之间的厚度差比例较佳介于5％至80％之间。
去除罩幕15并形成绝缘区域20、绝缘区域22及绝缘区域24——图4如第一实施例的图2(c)及第二实施例的图3(c)所示，可使用稀释HF来去除氧化硅，例如混合一份的浓缩(49％)HF与25份的水。对热长成氧化硅来说，蚀刻速率大约为每分钟100。去除任何罩幕15由部分变膜硅膜14’上，如果需要的话可进行清洁。
第二实施例—图3(a)至图3(d)图3(a)至图3(d)所绘示为本实用新型的第二较佳实施例的示意图，其中变薄步骤17可为退火及或氧化步骤后的硅蚀刻制程17。
选择性覆盖—图3(a)如图3(a)所示，SOI 19包含至少两区域26及区域28。覆盖位于一或多个区域26及区域28中的硅膜14(例如图2中所示的区域28中)，而保留未覆盖的至少一区域(如图2(a)中所示的区域26)。罩幕15较佳为由氮化硅(Si3N4)所构成，并且更佳由重叠于氧化硅层上的氮化硅所构成。罩幕15也可由一般已知并使用于现有的罩幕材料所构成。
可于温度介于550℃至950℃之间，使用干氧化制程，以硅层14的氧化来形成罩幕15，并且接着使用以硅烷与氨作为前驱物的化学气相沉积来沉积一层氮化硅。微影制程与反应性离子蚀刻也可使用来图案化罩幕15，以形成如图2(a)的结构。
硅膜14的选择性变薄—图3(a)与图3(b)如图3(a)所示，为选择性变薄于区域26具有最初厚度ts1的硅层14的未覆盖部分，先于步骤17’中蚀刻此一部份。
硅蚀刻步骤17’可利用此技艺所知与使用的电浆蚀刻制程来进行。举例来说，使用卤素基底的反应性离子蚀刻(RIE)可使用来蚀刻硅材料。退火可为于介于900℃至1200℃之间的氢退火。氧化制程可为干氧化或湿氧化。氧化温度可较佳介于550℃至1100℃之间，并且氧化时间较佳为10秒至4000秒。
如图3(b)所示，接着选择性氧化硅膜14’的暴露、蚀刻部分，例如以(1)于大气中使用水气与氧气的湿氧化制程；或(2)于大气中使用氧气的干氧化制程，以转换于区域26中未覆盖、部分蚀刻硅膜14’的一部份为一氧化层部分27”。厚度减少后，厚度均匀性较佳为2％。如此可减少区域26中硅膜14”的蚀刻/氧化部分的至厚度ts2。
去除氧化硅层部分27’如图3(c)所示，较佳使用稀释HF来去除氧化硅层部分27”，例如较佳以1份浓缩HF(49％)与25份的水混合。对热长成氧化硅来说，蚀刻速率大约为每分钟100。
去除罩幕15如图3(d)所示，去除任何剩余罩幕15由部分变薄硅膜14’上，如果需要的话可进行清洁。
于具有多硅层厚度14’及14”的SOI基材上形成绝缘区域图4所绘示为绝缘区域20、绝缘区域22及绝缘区域24形成后，基材一部份的剖面图。
可接着进行图案化部分变薄硅膜14’/14”，并且于各区域26及区域28之间形成绝缘元件20、绝缘元件22及绝缘元件24，而分开部分变薄的硅膜14/14”为较薄硅膜部分16与较厚硅膜部分18。
绝缘元件20、绝缘元件22及绝缘元件24可为浅沟渠隔离(STI)，并且较佳由氧化硅所构成。
元件30及元件32的形成——图5如图5所示，接着形成区域26及区域28的具有不同厚度的硅膜部分16及硅膜部分18中，个别的元件30及元件32。举例来说，可形成完全空乏SOI场效晶体管30于区域26中的薄硅膜部分16上，而可形成部份空乏SOI晶体管于区域28的非变薄的硅膜部分18上。
也可以形成其它元件于硅膜部分16及硅薄部分18上，例如N信道元件、二极管及二极管元件等。完全空乏SOI元件较佳形成于薄硅膜部分16上，而部份空乏SOI元件较佳形成于厚硅膜部分18上，例如晶体管、本体接触元件及二极管。
例子图6(a)至图6(d)说明多厚度半导体膜层部分的形成如图6(a)至图6(d)所示，区域100、区域102、区域104及区域106中的多厚度半导体膜层14‘‘‘部分的形成，可与具有个别厚度ts1、ts4、ts3及ts1的本实用新型第一或第二实施例对照，利用与本实用新型于此的揭露/教示的例如罩幕15‘。
本实用新型的优点本实用新型的一个或多个实施例的优点包含1.一种获得具有多硅厚度的绝缘层上硅基材的新方法；2.对第一实施例来说为了于SOI基材的选择部份中减少硅厚度的硅氧化使用，可具有较少的缺陷并且较蚀刻制程为均匀；以及3.对第二实施例来说结合退火及氧化以于SOI基材的选择部份中减少硅厚度。
以上所述，对于本领域的普通技术人员来说，可以根据本实用新型的技术方案和技术构思作出其它各种相应的改变和变形，而所有这些改变和变形都应属于本实用新型后附的权利要求的保护范围。
权利要求1.一种具多厚度绝缘层上半导体的结构，其特征在于，至少包含一基材；一埋入绝缘层位于该基材上；两半导体膜位于该埋入绝缘层上分别具有第一厚度与第二厚度，其中该两半导体膜以绝缘元件加以分隔；以及两半导体元件，分别形成在该两半导体膜上。
2.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该基材为一半导体晶圆或一半导体基材。
3.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该基材由硅或锗所构成。
4.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该基材为一硅基材。
5.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该埋入绝缘层为氧化硅、氮化硅或氧化铝。
6.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该半导体膜具有约介于10至5000之间的该第一厚度，且该埋入氧化层具有约介于10至10000之间的厚度。
7.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该半导体膜具有约介于10至2000之间的该第一厚度，且该埋入氧化层具有约介于50至2000之间的厚度。
8.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该第二厚度介于5至500之间。
9.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该第二厚度介于5至100之间。
10.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该第一厚度介于10至5000之间，且该第二厚度约介于5至500之间。
11.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该第一厚度介于10至2000之间，且该第二厚度约介于5至100之间。
12.根据权利要求1所述的具多厚度绝缘层上半导体的结构，其特征在于，该半导体元件为SOI场校晶体管。
专利摘要本实用新型提供一种具多厚度的绝缘层上半导体的结构，提供一晶圆，此晶圆具有重叠位于基材上的埋入绝缘层上的一半导体膜(具有至少两区域)。覆盖半导体膜至少两区域中的一者，以提供具有一第一厚度的至少一半导体膜覆盖部分，保留暴露半导体膜至少两区域中的至少一者，以提供具有第一厚度的至少一半导体膜暴露部分。在一实施例中，至少一暴露半导体膜部分的至少一部分进行氧化，以提供至少一部分氧化、暴露半导体膜部分。接着，此暴露半导体膜的氧化部分被去除，而保留具有小于第一厚度的第二厚度的半导体膜的一部分。
文档编号H01L27/02GK2726110SQ20042008495
公开日2005年9月14日 申请日期2004年7月28日 优先权日2004年7月28日
发明者杨富量, 陈豪育, 杨育佳, 卡罗司, 胡正明 申请人:台湾积体电路制造股份有限公司