专利名称：制造半导体器件的方法和用于切割半导体晶片的切割装置的制作方法
技术领域：
本发明涉及一种制造半导体器件的方法，该方法通过分割在其上形成多个半导体元件的半导体晶片成为半导体元件的单独的片获得半导体器件。本发明还涉及在该制造方法中使用的切割半导体晶片的切割设备。
背景技术：
安装于电子设备的板上的半导体器件传统地以这样的方式制造，即引线框架的引脚和金属的凸点连接于半导体元件，在处于晶片的状态的半导体元件上形成电路图案，且半导体元件经受封装工艺，其中它们用树脂密封。由于最近电子设备的尺寸已经被减小，所以半导体器件的尺寸也被减小。特别地，人们积极研究减小半导体元件的厚度。
厚度减小的半导体元件的机械强度如此之低以使半导体元件在解理(dicing)步骤中进行的切割工艺中容易断裂，在该工艺中，处于晶片状态的半导体元件被切成单独的片，且不可避免地降低了机械加工产率。关于切割减小了厚度的半导体元件的方法，取代机械切割方法，提出了一种等离子体解理方法，其中通过等离子体的蚀刻作用形成切割槽来切割半导体晶片。关于该方法，例如，请参考专利文件1。
专利文件1日本公开JP-A-2002-93752但是，在如上所述的现有技术的等离子体解理的工艺中，由于等离子体蚀刻作用的均匀度的缺少导致了以下的问题。另外，这些问题还没有得到解决。在等离子体蚀刻的工艺中，在前进行掩模工艺使得除了切割线以外的区域可以用抗蚀层覆盖。其上进行掩模工艺的半导体晶片放入等离子体处理装置的处理室中，且只有切割线的区域暴露于处理室中的等离子体以使通过蚀刻去除该区域中的硅。
在此，显示通过等离子体进行的蚀刻程度的蚀刻速率不必然相同。因此，蚀刻速率分布在处理室中波动。因此，在处理室中进行的等离子体解理的工艺中，位于高蚀刻速率部分中的切割线的部分中的硅相比其它部分的硅更快地被去除。因此，在这些部分中切割在短时间内更快地完成。
在这些高蚀刻速率的部分中的切割线被持续地暴露于等离子体直至位于低蚀刻速率的区域的切割线的部分中的硅被去除。因此，当硅从高蚀刻速率的区域完全去除时，在半导体晶片的下表面侧上的保护片直接暴露于等离子体。
当以以上状态继续等离子体工艺时，由等离子体产生的热量直接作用于保护片上。因此，可能过度加热、烧伤和变形保护片。依据传统的等离子体解理方法，不可能有效地防止保护片免受由等离子体蚀刻作用的均匀性的缺少导致的热引起的损伤。
发明内容
因此，本发明的目的是提供一种制造能够当通过等离子体蚀刻切割半导体芯片时防止保护片免受由热引起的损伤的半导体器件的制造方法。本发明的另一目的是提供切割半导体晶片的切割装置。
依据本发明，提供了一种用于获得通过切割半导体晶片被分割成为半导体元件的单独的片的半导体器件的制造方法，半导体晶片的主要组分是硅，在晶片的第一面上形成多个半导体元件，通过等离子体解理(dicing)，半导体器件的制造方法包括在第一面侧上相应于切割线的位置形成蚀刻阻挡层的步骤，所述切割线通过将半导体晶片分为单独的片来设置，通过其中使用包含氟气的混合气体的第一等离子体产生气体的等离子体的所述蚀刻阻挡层包含材料的蚀刻速率低于通过其中使用第一等离子体产生气体的等离子体蚀刻硅的蚀刻速率；固定保护片的步骤，能够被剥离的所述保护片固定于所述第一面上以形成用于决定在相对于所述第一面的第二面上的切割线的掩模；通过所述第一等离子体产生气体的等离子体从第二面蚀刻硅的第一等离子体解理步骤；和通过能够在比所述第一等离子体产生气体的蚀刻速率高的第二等离子体产生气体，蚀刻在所述第一蚀刻解理步骤中暴露的所述蚀刻阻挡层的第二等离子体解理步骤。
在权利要求2中描述的本发明提供了一种依据权利要求1的制造半导体器件的方法，其中通过使用所述第一等离子体产生气体的等离子体蚀刻所述蚀刻阻挡层与通过使用所述第一等离子体产生气体的等离子体蚀刻硅的蚀刻速率的比例不大于0.6。
在权利要求3中描述的本发明提供了一种依据权利要求1的制造半导体器件的方法，其中所述蚀刻阻挡层至少包含SiO2，且第二等离子体产生气体包含具有氢键的氟气或可替换地包含含有氟气的混合气。
在权利要求4中描述的本发明提供了一种依据权利要求3的制造半导体器件的方法，其中第二等离子体产生气体包含含有CHF3或CF4+H2的混合气。
在权利要求5中描述的本发明提供了一种依据权利要求1的制造半导体器件的方法，其中蚀刻阻挡层至少包含SiN，且第二等离子体产生气体至少包含氟气和氧气的混合气体。
在权利要求6中描述的本发明提供了一种依据权利要求5的制造半导体器件的方法，其中第二等离子体产生气体包含含有SF6或O2的混合气。
在权利要求7中描述的本发明提供了一种依据权利要求1的制造半导体器件的方法，其中蚀刻层至少包含有机物质，且第二等离子体产生气体至少包含氧气。
在权利要求8中描述的本发明提供了一种依据权利要求1的制造半导体器件的方法，其中所述蚀刻阻挡层至少包含用于半导体引线的电导体。
在权利要求9中描述的本发明提供了一种依据权利要求8的制造半导体器件的方法，其中电导体至少包含Al、Al-Si和Al-Si-Cu，且第二等离子体产生气体至少包含氯气或氯气复合气体。
在权利要求10中描述的本发明提供了用于在权利要求1中描述的制造半导体器件的方法的切割半导体晶片的切割装置，包括形成紧密密封的空间的处理室；具有与保护片紧密接触的平面的电极；在保护片与所述平面紧密接触的条件下用于固定半导体晶片的固定装置；用于减压处理室的泵；将等离子体产生气体提供给处理室的等离子体产生气体提供部分；和在电极上施加高频电压的高频电源部分以转化被提供入处理室的等离子体气体为等离子态，其中等离子体产生气体提供部分包括用于选择地提供第一等离子体解理步骤中使用的第一等离子体产生气体或用于产生能够以高于第一蚀刻气体的等离子体的蚀刻速率的蚀刻速率蚀刻通过第一等离子体解理步骤暴露的所述蚀刻阻挡层的等离子体的第二等离子体产生气体的气体选择装置。
依据本发明，其蚀刻速率低于通过第一等离子体产生气体在硅上进行的蚀刻的蚀刻速率的蚀刻阻挡层包含材料在相应于半导体晶片的切割线的位置形成，且在其中用第一等离子体产生气体的等离子体蚀刻硅的第一等离子体解理步骤之后，执行第二等离子体解理步骤，其中用能够以高于第一等离子体产生气体的等离子体的蚀刻速率的蚀刻速率蚀刻的第二等离子体产生气体的等离子体蚀刻由第一等离子体解理步骤暴露的蚀刻阻挡层。由于上述，所以可以防止当通过等离子体蚀刻切割半导体晶片时对保护片的热损伤的产生。
图1是本发明的实施例1的等离子体处理装置的剖面图；图2是本发明的实施例1的等离子体处理装置的下电极的局部剖面图；图3是本发明的实施例1的半导体晶片的透视图；图4a-4b是本发明的实施例1的等离子体处理装置的剖面图；图5是显示本发明的实施例其的等离子体处理装置的控制系统组成的结构图；图6a-6e是说明本发明的实施例1的制造半导体器件的方法的工艺示意图；图7是本发明的实施例1的等离子体工艺方法的流程图；图8a-8d是说明本发明的实施例1的制造半导体器件的方法的等离子体解理步骤的示意图；图9a-9c是本发明的实施例2的半导体晶片的透视图；图10a-10d是说明本发明的实施例2的制造半导体器件的方法的等离子体解理步骤的示意图；图11a-11d是说明本发明的实施例2的制造半导体器件的方法的等离子体解理步骤的示意图；图12a-12d是说明本发明的实施例2的制造半导体器件的方法的等离子体解理步骤的示意图。
具体实施例方式
实施例1图1是本发明的实施例1的等离子体处理装置的剖面图，图2是本发明的实施例1的等离子体处理装置的下电极的局部剖面图，图3是本发明的实施例1的半导体晶片的透视图，图4是本发明的实施例1的等离子体处理装置的剖面图，图5是显示本发明的实施例的等离子体处理装置的控制系统组成的结构图，图6a-6e是说明本发明的实施例1的制造半导体器件的方法的工艺示意图，图7是本发明的实施例1的等离子体工艺方法的流程图，图8是说明本发明的实施例1的制造半导体器件的方法的等离子体解理步骤的示意图。
首先，参考图1至3，将等离子体处理装置解释如下。该等离子体处理装置在半导体器件的制造工艺中以这样的方式使用，即在半导体晶片的电路形成面形成多个半导体元件，半导体晶片被分割成半导体元件的单独的片以获得其厚度被减小的半导体器件。该等离子体处理装置被用作半导体晶片的切割装置。
在该半导体装置的制造工艺中，首先，将保护片固定于半导体晶片的电路形成面。在半导体晶片的电路形成面的反面相对侧，形成决定用于将半导体晶片分为半导体元件的单独的片的切割线的掩模。通过此等离子体处理装置在上述的半导体晶片上进行等离子体解理的步骤。
在图1中，在真空室1内提供在半导体晶片上进行等离子体工艺的处理室2。通过该处理室2，可以形成用于在减压的状态中产生等离子体的紧密密封的空间。在处理室2内的下部分，排列下电极3。在下电极3的上面的部分，排列相对于下电极3的上电极4。下电极3和上电极4分别形成为柱状且在处理室2中彼此同心排列。
下电极3由如铝的导电材料形成。以这样的方式形成下电极3的剖面，即支撑部分3b从圆盘状电极部分3a向下延伸。通过绝缘材料5由真空室1固定支撑部分3b时，连接被电绝缘的电极3。上电极4以相同于下电极3的方式由如铝的导电材料制成。支撑部分4b从圆盘状电极部分4a向上延伸。
支撑部分4b电连接于真空室1且可以通过在图中未显示的电极升降装置升高。在降低上电极4的条件下，在上电极4和下电极3之间形成用于等离子体工艺的产生等离子体电性放电的电性放电空间。电极升降装置用作电极距离改变装置。当通过电极升降装置升高上电极4时，可以改变下电极3和上电极4之间的电极距离。
之后，将解释下电极3和被处理的半导体晶片的结构。下电极3的电极部分的上表面3是其上放置半导体晶片的平坦的固定表面(平面)。在固定表面的外边缘部分提供绝缘涂层3f。绝缘涂层3f由如氧化铝的陶瓷制成。由于上述的结构，下电极3的外边缘部分从在电性放电空间2b中产生的等离子体绝缘，以使可以防止不正常电性放电的发生。
图2是显示在等离子体解理开始之前半导体晶片6放在下电极3上的状态的示意图。保护片30固定于半导体晶片6的表面侧(在图2中的下面侧上)。在半导体晶片放在下电极3的条件下，保护片30与电极部分3a的上表面的固定表面3g紧密接触。保护片30是由如聚烯烃(polyolefine)、聚酰亚胺(polyimide)或聚对苯二甲酸乙二醇酯(polyethylene terephthalate)的绝缘树脂制成的树脂片且形成为100μm厚的膜。在保护片30固定于半导体晶片6的条件下，当半导体晶片6被静电吸引至电极部分3a的固定表面3g时，保护片30作为介电体。
在电路形成面的相对侧的相反面2b(第二面)上，形成用于决定后述的等离子体解理的工艺中的切割线的掩模。在如后述的机械加工相反面之后用阻挡膜进行构图形成该掩模。因此，用树脂膜31a覆盖除了切割线31b以外的区域，切割线31b是等离子体蚀刻的目标。如图3所示，在相应于解理线44位置的位置形成分割抗蚀膜31a的切割线31b。
然后，请参考图3，将说明半导体晶片6的构成如下。半导体晶片6主要由硅制成的晶片基层40组成。排列构成半导体器件的单独片的电路的有源层41，在半导体晶片6的电路形成表面6a(第一面)上形成为格状。在该格状排列中，有源层的间距相应于等离子体解理的切割宽度。
在每个有源层41的上表面上，形成放在彼此之上且覆盖电路形成面6a的整个表面的SiO2层42和保护层(钝化层)43。保护层43由SiN制成的陶瓷层组成。或者，保护层43由聚酰亚胺制成的有机物质层组成。在保护层43的上表面上显示的格状的解理线44将半导体晶片6分为相应于有源层41的半导体元件的单独的片。因此，在相应于将有源层从彼此分开的位置的位置设置格状解理线44。
在该实施例中，SiO2层42和保护层43不仅具有最初的功能而且具有在等离子体解理中通过等离子体蚀刻切割半导体晶片6的蚀刻阻挡层的功能。如以下说明，蚀刻阻挡层具有防止由在处理室2中的蚀刻速率的分布的波动导致的问题的发生的功能。
在该实施例中显示的等离子体解理的情况下，在半导体晶片6的整个表面进行等离子体蚀刻，以使半导体晶片6可以一次被分为半导体元件的单独的片。由于蚀刻速率分布的均匀性的缺少，在等离子体解理的工艺中不必然均匀地进行蚀刻。因此，依据在半导体晶片6上的位置蚀刻波动。
在高蚀刻速率的范围内，即使完成半导体晶片6的晶片基层40的蚀刻之后，该范围继续地接受等离子体的作用直至其它范围的蚀刻以相同的方式完成。因此，等离子体甚至作用于固定于半导体晶片6的保护片30上，其导致问题。为了解决该问题，蚀刻阻挡层作用为缓冲蚀刻作用的进程的缓冲层。
用于延迟通过使用等离子体产生气体在硅上进行的等离子体蚀刻的进程的层(蚀刻阻挡层)设置在基层40和保护片30之间，基层40是等离子体解理中的切割的主要目标。由于蚀刻阻挡层的存在，在保护片30上导致的损伤被抑止为最小。在该实施例中，最初在半导体晶片6上提供的SiO2层42和保护层43被用为该蚀刻阻挡层。
如图2所示，在下电极3中提供多个对固定表面3g敞开的吸引孔(attracting hole)3e，且这些吸引孔3e与在下电极3中提供的吸气孔(suctionhole)3c相联。如图1所示，吸气孔3c通过气线转换阀11连接于真空吸气泵12。气线转换阀11连接于用于提供氮气的N2气提供部分13。当气线转换阀11转换时，吸气孔可以选择性地在真空吸气泵12和N2气提供部分13之间转换连接。
当在吸气孔3c与真空吸气泵相联的条件下驱动真空泵12时，从吸引孔3e进行真空吸气，且放在下电极3上的半导体晶片6被真空吸引且固定。因此，当从对于下电极3的固定面3g敞开的吸引孔3e进行真空吸气时，吸引孔3e、吸气孔3c和真空吸气泵12构成了用于在保护片30与电极部分3a的固定表面3g紧密接触的条件下固定半导体晶片的吸引和固定装置。
当吸气孔3c连接于N2气提供部分13时，N2气可以从吸引孔3e吹出至保护片30的下表面。如下所述，为了强制地从固定面3g分离保护片30的目的，吹出从吸引孔3e吹出至保护片30的下表面的该N2气。
在下电极3中提供有用于冷却的冷却剂流动的冷却剂流道3d。冷却剂流道3d连接于冷却机构10。当驱动冷却机构10时，如冷却水的冷却剂在冷却流道3d中循环。因此，通过在等离子体工艺的过程中产生的热被升高温度的下电极3和在下电极3上的保护片30被循环的冷却剂冷却。冷却剂流道3d的和冷却剂装置10构成冷却下电极3的冷却装置。
与处理室相联的排气口1a通过排气转换阀7连接于真空泵8。当排气转换阀7被转换且驱动真空泵8时，真空室1的处理室2的内部通过真空排气，以使可以减小处理室2中的压力。处理室2提供有在附图中省略的压力传感器(未显示)。当控制部分依据由该压力传感器测量压力的结果控制真空泵8时，在处理室2中的压力可以减小至期望值。真空泵8包括用于在处理室2中减小压力至期望值的压力减小装置。当排气转换阀7被转换至大气的空气侧时，大气被引入处理室2，且在处理室2中的压力可以返回至大气压力。
之后，将详细说明上电极4。上电极4包括中心电极4a；和由绝缘材料制成的延伸部分4f，其环绕电极部分4a且延伸至这些电极4a的外部圆周边的部分。延伸部分4f的剖面大于下电极3的剖面且设置为延伸出下电极3。在下电极4的下表面上的中心部分提供气体吹出部分4e。
气体吹出部分4e提供用于产生等离子体的气体，该气体被用于在上电极4和下电极之间形成的电性放电空间中产生等离子体电性放电。气体吹出部分4e是由其中具有大量微孔的多孔金属制成的圆形平板组件。用于产生等离子体的气体均匀地从气体驻留空间4g吹出通过微孔注入电性放电空间以使可以均匀地提供气体。在支撑部分4b中，提供与气体驻留空间4g相联的气体提供孔4c。气体提供孔4c通过气体流速调节部分19连接于下述的等离子体产生气体提供部分。
等离子体产生气体提供部分由气体转换阀20、晶片基层蚀刻气体提供部分21、SiO2层蚀刻气体提供部分22和保护层蚀刻气体提供部分23组成。通过是气体选择装置的气体转换阀20转换来选择用于等离子体解理的多种等离子产生气体的类型之一，且从等离子体产生气体提供部分提供进入电性放电空间。
在以上的等离子体产生气体提供系统中，当依据从控制部分33传来的指令控制气体流速条件部分19时，可以任意地调节提供进入电性放电空间的气体的流速。因此，依据预设的等离子体工艺条件和由压力传感器探测的在处理室2中的压力控制在提供等离子体产生气体的处理室2中的压力。因此，气体流速调节部分构成用于控制处理室2中的压力的压力控制装置。
在蚀刻由硅制成的晶片基层的情况下，晶片基层蚀刻气体提供部分21提供包含氟气的混合气作为等离子体产生气体，如其中六氟化硫(SF6)或四氟化碳(CH4)与氦气混合的混合气。晶片基层蚀刻气体提供部分21是用于提供为含氟气的混合气的第一等离子体产生气体的第一等离子体产生气体提供部分。
在蚀刻由SiO2层的情况下，SiO2层蚀刻气体提供部分22提供包含具有氢键的氟气(例如CHF3)或包含氟气和氢气的混合气(例如CF4+H2)作为等离子体产生气体。在蚀刻如聚酰亚胺的有机物质层的情况下，保护层蚀刻气体提供部分23提供包含氧气的混合气作为等离子体产生气体。在使用SiN层作为保护层43的情况下，提供包含氟气和氧气的混合气(例如CF4+O2)作为等离子体产生气体。以上的气体具有的特征为目标材料可以被非常有效地蚀刻。
在该情况下，将说明蚀刻速率如下。如上所述，为了使蚀刻阻挡层起作用以阻止蚀刻的进行，需要在用含氟气的混合气(第一等离子体产生气体)在硅上进行蚀刻的情况下的低蚀刻速率。因此，为了判断材料是否适于满足蚀刻阻挡层的功能，界定用于判断材料是否适合的蚀刻速率。
蚀刻速率比例R界定为在蚀刻阻挡层上用第一蚀刻产生气体进行蚀刻的情况中的蚀刻速率r对在为参考材料的硅上用第一等离子体产生气体进行蚀刻的情况中的蚀刻速率r0的比例(r/r0)。换言之，蚀刻速率指示当在作为参考材料的硅上用相同的等离子体产生气体的等离子体进行蚀刻的蚀刻速率定义为1时，在用等离子体产生气体的等离子体在某材料上进行蚀刻的情况下的蚀刻速率。
例如，当蚀刻速率比R是1时，它显示与用第一等离子体产生气体的等离子体进行蚀刻的情况下提供与硅的蚀刻效应相同的蚀刻效应。当蚀刻速率比R是0.1时，它显示蚀刻只进行了硅的0.1倍。在该情况下，当蚀刻速率比R不大于0.6的情况下，可以判断该材料可以用于蚀刻阻挡层。
在该实施例所示的栅极材料的情况下，依据实际材料的结果，SiO2、SiN和聚酰亚胺的蚀刻速率比R分别为0.1、0.05和0.6。换言之，用第一等离子体产生气体蚀刻这些材料是困难的。因此，可以判断半导体晶片6的SiO2层42和保护层43(SiN或聚酰亚胺)均适合作蚀刻阻挡层。
如上所述，在设置蚀刻阻挡层的情况下，选择用包含氟的混合气的第一等离子体产生气体的等离子体难以蚀刻的材料。但是，在进行等离子体解理的情况下，需要有效地切割不仅包括基层40而且包括蚀刻阻挡层的整个半导体晶片6。因此，在该实施例的等离子体处理装置中，选择适合用于在蚀刻阻挡层上进行蚀刻的合适类型的气体为第二等离子体产生气体，且在等离子体解理工艺中，等离子体产生气体从第一等离子体产生气体转换至第二等离子体产生气体。
在蚀刻由SiO2层的情况下，由SiO2层蚀刻气体提供部分22提供的包含具有氢键的氟气(例如CHF3)、包含氟气和氢气的混合气(例如CF4+H2)、由保护层蚀刻气体提供部分23提供的包含氧气的混合气和包含氟气和氧气的混合气(例如CF4+O2)作为能够以高于用第一等离子体产生气体的等离子体在蚀刻阻挡层上进行蚀刻的蚀刻速率的蚀刻速率在蚀刻阻挡层上进行蚀刻的第二等离子体产生气体。SiO2层蚀刻气体提供部分22和保护层蚀刻气体提供部分23是第二等离子体产生气体提供装置。
在该情况下，将说明蚀刻阻挡层的合适厚度。蚀刻阻挡层的合适厚度由必要的厚度X决定，该厚度是为了满足缓冲功能以缓冲由蚀刻速率的分布的均匀度的缺少导致的蚀刻的进行程度的波动的所需的最小值。必要厚度X通过以下计算等式发现，X＝Y×2Z/100×R(等式1)其中Y是半导体晶片6的晶片基层40的厚度，Z是蚀刻速率方面的波动(％)，且R是蚀刻速率比。在该情况下，蚀刻速率的波动Z是在半导体晶片6上进行等离子体蚀刻的情况下显示在半导体晶片6上的蚀刻速率的波动的程度的指数。例如，当波动Z是±10％，在蚀刻进行的程度中的最大值处导致20％的差异。
由等式1发现的X值相应于能够缓冲由在蚀刻完成时波动Z导致的蚀刻进行的程度的差别的蚀刻阻挡层的厚度。X值相应于在蚀刻速率最低处完成晶片基层的蚀刻时的厚度。X值相应于在蚀刻速率最高处完成蚀刻阻挡层的蚀刻时的厚度。
例如，当单层SiO2被用作蚀刻阻挡层时，其蚀刻分布是±10％，其晶片厚度Y是50μm，其蚀刻速率是0.1，蚀刻阻挡层的必要厚度X由等式1给为1μm。即，当提供该厚度的蚀刻阻挡层时，在蚀刻速率最低处和当完成晶片的蚀刻时，不仅晶片基层而且蚀刻阻挡层在蚀刻速率最高处被完全蚀刻。
在图1中，下电极3通过匹配电路16电连接于高频电力提供部分17。当驱动高频电力提供部分17时，在上电极4和下电极3之间施加高频电压，上电极4电连接于接地于地部分9的真空室1。因此，在上电极4和下电极3之间的电性放电空间中产生等离子体电性放电。因此，提供至处理室2的等离子体产生气体被转化为等离子态。匹配电路16执行在处理室2中的等离子体电性放电电路和高频电性放电提供部分17之间在产生该等离子体时的阻抗匹配。
下电极3通过RF过滤器15连接于静电吸引DC电力提供部分18。当驱动静电吸引DC电力提供部分18时，如图4a所示，负电荷在下电极3的表面上集聚。当通过驱动高频电性放电提供部分17在处理室2中产生等离子体时，如图4b中的虚线部分29所示，在处理室2中通过等离子体形成DC电路施加电路，该DC施加电路用于连接半导体晶片6至地部分9，该半导体晶片6通过保护片30放在固定表面3g上。因此，形成闭合电路，其中下电极3、RF过滤器15、静电吸引DC电力提供部分18、地部分9、等离子体和半导体晶片6被连续以该次序连接，且在半导体晶片6上集聚正电荷。
库仑(Coulomb)力作用于在由导电材料制成的下电极3的固定表面3g上集聚的负电荷和通过包括绝缘层作为介电体的保护片30在半导体晶片6上集聚的正电荷之间。通过库仑力，由下电极固定半导体晶片6。在此刻，RF过滤器15防止高频电力提供部分17的高频电压直接供给于静电吸引DC电力提供部分18。在此，静电吸引DC电力提供部分18的极性可以反转。
在以上结构中，静电吸引DC电力提供部分18包括DC电压施加装置，该装置用于当在下电极3上施加DC电压时，通过利用作用在半导体晶片6和下电极3的固定表面3g之间的库仑力，静电吸引半导体晶片6，半导体晶片6和下电极3通过保护片3彼此分开。即，关于在下电极3上固定半导体晶片6的固定装置，由如上所述的真空和DC电压施加装置提供通过多个对固定表面3g敞开的吸引孔3e吸引保护片30的真空吸引装置，且正确使用这两种类型的装置。
在处理室2的一侧，以开口部分可以自由地打开和关闭的方式，提供用于载入和载出被处理的物体的开口部分(未显示)。在载入和载出半导体晶片6的情况下，通过电极升降机构升高上电极4以使可以在下电极3上确定用于运载的空间，且然后通过开口部分由晶片传导机构载入和载出半导体晶片6。
之后，请参考图5，将说明等离子体处理装置的控制系统的构成。在图5中，控制部分33连接于用于存储不同数据和工艺程序的存储部分34。存储部分34存储等离子体工艺条件34a和等离子体工艺操作程序34b。操作输入部分35是如键盘的输入装置且输入如等离子体工艺条件和操作指令的数据。显示部分36是在输入操作的情况下显示引导图像平台的显示装置。
在依据操作程序34b进行等离子体工艺操作中，控制部分33控制气体转换阀20、气体流速调节部分19、气线转换阀11、高频电力提供部分17、静电吸引DC电力提供部分18，排气转换阀17、真空泵8、真空吸引泵12、门开关机构26和电极升降结构24。在此刻，控制部分33依据压力传感器28和以上的等离子体工艺条件34a来控制气体转换阀22和气体流速调节部分19时，设定气体的类型和压力。
如上所述组成等离子体处理装置。请参考图6a-6e和其它附图，将说明半导体装置的制造方法，其中使用以上的等离子体处理装置，且在该半导体装置的制造方法的工艺中进行等离子体处理方法。
首先，如图6a所示，附图标记6是在其上形成多个半导体元件的半导体晶片，其厚度通过机械加工减小。在以前进行的厚度减小步骤中减小半导体晶片的厚度至不大于100μm的值。在厚度减小步骤之前，如图3所示，在前形成SiO2层42和保护层43作为半导体晶片6的电路形成表面6a上的蚀刻阻挡层。这些SiO2层42和保护层43覆盖包括相应于设定的切割线的位置的半导体晶片6的整个表面以使半导体晶片6可以被分为单独的片。SiO2层42和保护层43包含材料的第一等离子体产生气体的等离子体的蚀刻速率低于蚀刻硅的第一等离子体产生气体的等离子体的蚀刻速率。
如图6a所示，在进行减小厚度的步骤之前，保护片30固定于半导体晶片6的电路形成表面(第一面)(片固定工艺)。在该情况下，保护片30的剖面与半导体晶片6的剖面相同以使保护片30可以覆盖全部电路形成表面6a且不能突出半导体晶片6之外。因此，保护片30在后面进行的等离子体工艺中没有暴露于等离子体。因此，可以防止保护片30受到由等离子体引起的损伤。
在厚度减小步骤完成之后，在半导体晶片6的电路形成表面6a的相反表面6b(第二面)上以光致抗蚀剂膜31覆盖半导体晶片6的整个表面的方式形成光致抗蚀剂膜31。该光致抗蚀剂膜31用于形成决定用于将半导体晶片6分为半导体元件的单独的片的切割线的掩模。通过光刻在光致抗蚀剂膜31上进行构图以去除相应于切割线31b的部分光致抗蚀剂膜31。因此，如图6b所示，在半导体晶片6的反面形成掩模，其除了切割线31b以外的区域用光致抗蚀剂膜31a覆盖。通过等离子体工艺，具有该状态的掩模的半导体晶片6成为被处理的目标。
请参考图7和图8a-8d的流程图，将如下说明其处理的目标为具有掩模的半导体晶片6的等离子体处理方法。首先，具有掩模的半导体晶片6被导入处理室2(ST1)。然后，驱动真空吸引泵12以由真空从吸引孔3e吸引，且打开半导体晶片6的真空吸引和静电吸引DC电力提供部分18(ST2)。通过该真空吸引，由下电极3固定半导体晶片6，而保护片30于下电极3的固定表面3g紧密接触。图8a是显示该状态的半导体晶片6的示意图，其中保护片30固定于在半导体晶片6的电路形成表面6a侧的保护层43的表面。
然后，关闭处理室2的门，且降低上电极4(ST3)。因此，设定上电极4和下电极3之间的电极距离为在等离子体工艺条件中所示的电极距离。之后，打开真空泵8，且开始处理室2的降压(ST4)。当处理室2中的压力达到预定的真空度时，从第一等离子体产生气体提供部分21提供由混合六氟化硫和氦的混合气体制成的半导体晶片基层蚀刻气体(ST5)。
当在处理室2中的压力达到在等离子体工艺条件中所示的气体压力时，驱动高频电力提供部分18，且在上电极4和下电极3之间施加高频电压以开始等离子体电性放电(ST6)。因此，如六氟化硫的晶片基层气体包含氟气在上电极4和下电极3之间形成的电性放电空间中被转化成等离子态。
通过等离子体的产生，半导体晶片6从第二面侧(反面侧)暴露于氟气的等离子体。通过该等离子体的辐射，只有未用抗蚀膜31a覆盖的切割线31b的部分的半导体晶片6的主要材料的部分硅通过氟气的等离子体被等离子体蚀刻。依据该等离子体蚀刻的工艺，只有在半导体基层40上的切割线31b的部分形成切割槽6d，如图8b所示。
与此同时，在上电极4和下电极3之间的电性放电空间形成DC电流施加电路，如图3所示。因此，在下电极3和半导体晶片6之间产生静电吸引力，以使通过静电吸引力在下电极3上固定半导体晶片6。因此，保护片30与下电极3的固定表面3g紧密接触。因此，在等离子体工艺中可以稳定地固定半导体晶片6。与此同时，可以通过由下电极3提供的冷却功能冷却保护片30，以使可以防止由等离子体电性放电产生的热损伤的发生。
当如上所述开始等离子体解理和通过等离子体蚀刻暴露于等离子体的部分切割线31b时，在半导体晶片6向内形成切割槽6d。图8b是显示等离子体工艺时间已经经过和切割槽6d的形成已经进行的状态的示意图。在此刻，由于在处理室2中蚀刻速率分布的均匀性的缺少，等离子体蚀刻的进行依据切割线31b波动。
例如，在图8b中，在位于高蚀刻速率的范围中的右切割线31b的位置，晶片基层40的整个厚度已经被切断且切割槽6d进一步向下形成至晶片基层40的下层部分。另外，等离子体蚀刻已经进行至SiO2层42。另一方面，在位于低蚀刻速率的范围中的左切割线31b的位置，切割槽6d还没有达到晶片基层40的下表面，即还未完成切割。
如图8b所示的状态中，当在两个切割线31b上进行随后的等离子体蚀刻时，由于为氟气的晶片基层气体的等离子体的蚀刻速率相对于SiO2层42低，所以通过在右切割线31b上的切割槽6d的SiO2层42的切割进度慢于通过在左切割线31b上的切割槽6d的SiO2层42的切割的进度。因此，不可能在位于低蚀刻速率的范围中的切割线31b上完全切断晶片基层40之前在蚀刻速率高的位置切断SiO2层42。当如上所述完成晶片基层40的等离子体解理完成之后，停止等离子体电性放电(ST7)。
然后，提供SiO2层蚀刻气体(ST8)。然后，开始等离子体电性放电(ST9)，且在SiO2层42上进行等离子体蚀刻。因此，如图8c所示，切割槽6d穿透在右和左切割线31b上的SiO2层42，且到达SiO2层42和保护层43之间的边界线。在完成SiO2层42的等离子体解理之后，停止等离子体电性放电(ST7)。
然后提供保护层蚀刻气体(ST8)。之后，开始等离子体蚀刻(ST9)。在完成保护层43的等离子体蚀刻之后，停止等离子体电性放电(ST13)。如图8d所示，当切割槽6d穿透晶片基层40、SiO2层42和保护层43且达到半导体晶片6的整个厚度时，半导体晶片6被分为半导体元件6c的单独的片，如图6c所示。
前述的等离子体解理包括第一等离子体解理步骤，其中用第一等离子体产生气体从第二面侧蚀刻硅；和第二等离子体解理步骤，其中通过能够以高于第一等离子体产生气体的蚀刻速率的蚀刻速率用等离子体在蚀刻阻挡层上进行蚀刻的第二等离子体产生气体蚀刻由第一等离子体解理步骤暴露的蚀刻阻挡层。
在该等离子体解理工艺中，作为蚀刻阻挡层的SiO2层42和保护层43设置在晶片基层40和保护片30之间。因此，可以提供以下的效应。
首先，在其中在晶片基层40的硅上进行等离子体解理的第一等离子体解理步骤中，蚀刻阻挡层抑止在高蚀刻速率的范围中的等离子体蚀刻的进行直至在低蚀刻速率的范围中的硅蚀刻完成。等离子体不直接作用于保护片30直至在低蚀刻速率的范围中完成硅的蚀刻。
在蚀刻阻挡层上进行的第二等离子体蚀刻步骤，由于蚀刻阻挡层最初是薄层且依据蚀刻阻挡层的组成选择能够实现高蚀刻速率的等离子体产生气体，所以在短时间内迅速完成蚀刻。因此，在高蚀刻速率的范围中完全去除蚀刻阻挡层之后，在低蚀刻速率的范围中继续进行蚀刻。因此，保护片在很短的时间内直接暴露于等离子体。
因此，未导致由蚀刻速率的均匀性的缺少导致的前述问题，即没有导致在等离子体蚀刻的工艺中保护片30直接暴露于等离子体且过度加热的问题，且可以在优良的条件下完成等离子体切割。
其后，停止真空泵8的操作(ST14)，且转换排气转换阀7以对大气空气敞开(ST15)。因此，在处理室中的气压回到大气气压。然后，关闭真空吸引状态，且关闭静电吸引DC电力提供部分18(ST16)。因此，可以释放被分为半导体元件的单独的片且吸引并固定于保护带30上的半导体晶片6。
其后，传导出已经完成其等离子体工艺的半导体晶片6(ST17)。当氮气从吸引孔3e吹出时，半导体晶片6由吸引头27吸引且固定，并被传导出处理室2。在该等离子体工艺中，如前所述用半导体晶片6整体覆盖保护片30。因此，保护片30未暴露于等离子体。因此，在保护片30上未导致损伤。因此，保护片30总与固定表面3g和半导体晶片6紧密接触，且实现保护片的功能。
与保护片30一起载出的半导体晶片6被送至掩模去除步骤，且从半导体元件6c的单独的片去除抗蚀剂膜31a，如图6d所示。其后，半导体晶片6被送至片剥离步骤，且从半导体器件的电路形成表面6a剥离保护片30(片剥离步骤)，半导体器件通过降半导体晶片6分为半导体元件6c的单独的片来获得。如图6e所示，在用于固定的粘接剂片31被固定在半导体元件6c的反面上之后剥离保护片30，且每个半导体元件6c被固定于粘接剂片37上。
如上说明，在该实施例的半导体晶片6的等离子体解理的工艺中，在电路形成表面上在彼此上放置的SiO2层42和保护层43被用作用于抑止蚀刻进行的蚀刻阻挡层。因此，在其中在晶片基层40的硅上进行的第一等离子体解理步骤中，蚀刻阻挡层作为用于减小由蚀刻速率分布的波动导致的在蚀刻的进行程度之间的差异的缓冲层。
在其中在为蚀刻阻挡层的SiO2层42和保护层43上进行等离子体蚀刻的第二等离子体蚀刻步骤中，由于SiO2层42和保护层43最初为薄层且选择能够实现高蚀刻速率的进一步等离子体产生气体，所以在短时间内可以迅速完成蚀刻且保护层30只在非常短的时间内直接暴露于等离子体。
因此，可以抑止由蚀刻速率的均匀性的缺少导致的、在传统等离子体解理的工艺中是未解决的问题的对保护片的热损伤至最小，即，可以抑止对保护片的热损伤至最小，所述对保护片的热损伤以这样一种方式导致，即在高蚀刻速率的范围中进行蚀刻且即使在已经蚀刻半导体晶片的硅之后，继续进行蚀刻，以使在半导体晶片的下表面侧的保护片直接暴露于等离子体。
实施例2图9a-9c是显示本发明的实施例2的半导体晶片的透视图。在实施例1中，SiO2层42和保护层43的两层用作蚀刻阻挡层。但是，在该实施例2中，SiO2层42或保护层43被单一用作蚀刻阻挡层。另外，在该实施例2中，在形成半导体元件的有源层的步骤中使用的电性导电体被用作蚀刻阻挡层。
在图9a中，半导体晶片61主要由以与半导体晶片6同样的方式由硅制成的晶片基层40组成。在半导体晶片61的电路形成表面61a(第一面)上，排列包括半导体元件的单独片的电路的有源层41形成为格状。在有源层41的上表面上形成每个SiO2层42a，而每个SiO2层42a覆盖每个有源层41，且在单独的SiO2层42a之间相应于解理线的位置形成槽状间隙42b。
在电路形成表面61a的前表面上，形成保护层43覆盖单独的SiO2层42a和槽状间隙42b。保护层43的组成与实施例1相同。在将单独的SiO2层42a从彼此分开的槽状间隙42b中，保护层43被凹入且进入槽状间隙42b。在保护膜43的上表面上，沿解理线形成线性凹入部分43b。
请参考图10a-10d，将说明在该半导体晶片61上进行的等离子体解理的进行工艺如下。图10a是显示在开始等离子体解理之前的状态中的半导体晶片6。保护层43被凹入且进入相应于切割掩模的切割线31b的位置的槽状间隙42b。保护片30固定于在半导体晶片61的电路形成表面61a侧上的保护层43的表面上。
当开始等离子体解理且通过晶片基层气体的等离子体开始等离子体蚀刻时，半导体晶片6从掩模侧(抗蚀膜31a侧)暴露于氟气的等离子体，且只在晶片基层40上的切割线31b的部分以与实施例1相同的方式形成切割槽61d，如图10b所示。图10b时显示在等离子体蚀刻开始之后当等离子体工艺时间经过时，切割槽61d的形成进行状态的示意图。
在此，以与实施例1相同的方式，由于在处理室2中的蚀刻速率分布的均匀性的缺少，所以等离子体蚀刻的进行依据切割槽31b波动。如图10b所示，在位于高蚀刻速率的范围中的右切割线31b的位置，晶片基层40的整个厚度已经被切断且在到达槽状间隙42b中的保护膜43的位置形成下端部分。在此刻，在位于低蚀刻速率的范围中的左切割线31b的位置，切割槽61d尚未到达晶片基层40的下表面，即尚未完成切割。
其后当晶片基层40已经被切断时，等离子体的作用到达在槽状间隙42b的保护膜43，且切割槽61d开始进入保护膜43。在图10c中，切割槽61d在位于低蚀刻速率的范围中的左切割线31b的位置穿透晶片基层40的整个厚度，且下端部分到达在槽状间隙42b中的保护膜43。
在该状态中，转换等离子体产生气体，且提供保护层蚀刻气体作为等离子体产生气体。因此，通过包含氧的气体的等离子体迅速蚀刻由有机物质形成的保护层43。因此，如图10d所示，切割槽61d穿透晶片基层40、SiO2层42和保护层43且到达半导体晶片61的整个厚度。以该方法，半导体晶片61被分为半导体元件61c的单独片。
之后，将说明图9b所示的半导体晶片62如下。在图9b中，以与半导体晶片6相同的方式，半导体晶片62主要由硅制成的晶片基层40组成。在半导体晶片62的电路形成表面62a(第一面)上排列包括半导体元件的单独片的有源层41形成格状。在有源层41的上表面形成SiO2层42且SiO2层42覆盖电路形成表面62a的全体表面。在SiO2层42的上表面上，形成单独保护层43a且单独的保护层43a各自覆盖有源层41。在单独的保护层43a之间形成位于相应于解理线位置的槽部分43c。
请参考图11a-11d，将说明在该半导体晶片62上进行的等离子体解理的进行工艺。图11a是显示在等离子体解理之前的状态中的半导体晶片62的示意图。在单独的保护层43a之间相应于切割掩模的切割线31b的位置提供槽部分43a。保护片30被固定于在半导体晶片62的电路形成表面62a上的单独的保护层43a的表面。
当开始等离子体解理和通过晶片基层气体的等离子体开始等离子体蚀刻时，半导体晶片6从掩模侧(抗蚀膜31a侧)暴露于氟气的等离子体，且只在晶片基层40上切割线31b的部分以与实施例1相同的方式形成切割槽61d，如图11b所示。图11b是显示当在等离子体蚀刻开始后等离子体工艺时间已经经过时切割槽62d的形成进行的状态的示意图。
在此，以与实施例1相同的方式，由于在处理室2中的蚀刻速率分布的均匀性的缺少，所以等离子体蚀刻的进行依据切割槽31b波动。如图11b所示，在位于高蚀刻速率的范围中的右切割线31b的位置，晶片基层40的整个厚度已经基本被切断且下端部分到达SiO2层42。另一方面，在位于低蚀刻速率的范围中的左切割线31b的位置，切割槽62d尚未到达晶片基层40的下表面，即尚未完成切割。
其后当晶片基层40已经被切断时，等离子体的作用到达SiO2层42。在图11c中，切割槽62d在位于低蚀刻速率的范围中的左切割线31b的位置穿透晶片基层40的整个厚度，且下端部分到达SiO2层42。在该状态中，右切割槽62d已经进入SiO2层42。
在该状态中，转换等离子体产生气体，且提供SiO2层蚀刻气体作为第二等离子体产生气体。因此，通过具有氢键的氟气的等离子体迅速蚀刻SiO2层42，且切割槽62d穿透晶片基层40和SiO2层42，且与在前形成的槽部分43c连接。以该方法，半导体晶片62被分为半导体元件62c的单独片。
之后，将说明图9c所示的半导体晶片63如下。在图9c中，以与半导体晶片6相同的方式，半导体晶片62主要由硅制成的晶片基层40组成。在半导体晶片63的电路形成表面63a(第一面)上排列包括半导体元件的单独片的有源层41形成格状。在有源层41之间形成导电层41a。
在用于放置有源层41使用的导线的电路形成步骤中同时形成该导电层41a。导电层41a由如铝(Al)、铝硅合金(Al-Si)和铝硅铜合金(Al-Si-Cu)的导电体之一制成。当该导电层41a被用于蚀刻阻挡层时，可以在不添加新的制造工艺下形成蚀刻阻挡层。
在每个有源层41的上表面上，形成放置在彼此之上的单独的SiO2层42a和单独的保护层43a且它们覆盖每个有源层41。在单独的SiO2层42a和单独的保护层43a之间的相应于解理线的位置形成槽部分42c、43c。
请参考图12a-12d，将说明在该半导体晶片63上进行的等离子体解理的进行工艺。图12a是显示在等离子体解理之前的状态中的半导体晶片63的示意图。在相应于掩模切割线31b的位置提供导电层41a和槽部分42c、43c。保护片30被固定于在半导体晶片63的电路形成表面63a上的单独的保护层43a的表面。
当开始等离子体解理和通过晶片基层气体的等离子体开始等离子体蚀刻时，半导体晶片63从掩模侧(抗蚀膜31a侧)暴露于氟气的等离子体，且只在晶片基层40上切割线31b的部分以与实施例1相同的方式形成切割槽63d，如图12b所示。图12b是显示当在等离子体蚀刻开始后等离子体工艺时间已经经过且切割槽63d的形成进行的状态的示意图。
以与实施例1相同的方式，在此，由于在处理室2中的蚀刻速率分布的均匀性的缺少，所以等离子体蚀刻的进行依据切割槽31b波动。因此，如图12b所示，当切割槽63d在位于高蚀刻速率的范围中的右切割线31b的位置已经到达导电层41a时，在位于低蚀刻速率的范围中的左切割线31b的位置，切割槽63d尚未到达晶片基层40的下表面。
其后当晶片基层40已经被切断时，切割槽63d到达导电层41a。然而，由于第一等离子体产生气体对导电层41a的蚀刻速率低，如图12c所示，即使当左切割槽63d已经到达导电层41a时，右切割槽62d极少进入导电层41a。
在该状态中，转换等离子体产生气体，且提供含氯或氯化合物(例如BCl3)的混合气体作为第二等离子体产生气体。因此，通过氯的化合物气体的等离子体迅速蚀刻导电层41a。因此，当切割槽63d连接于在前形成的槽部分42b、43d时，如图12d所示，半导体晶片63被分为半导体元件63c的单独片。
如上所说明，在该实施例的每个例子中显示的半导体晶片6的等离子体解理的工艺中，或者在电路形成表面上形成彼此放置的SiO2层42、保护层43或者导电层41a被用作用于抑止蚀刻进行的蚀刻阻挡层。因此，在晶片基层40的硅上进行的第一等离子体解理步骤中，蚀刻阻挡层作为以与实施例1相同的方式用于减少由蚀刻速率的分布的波动制造的在蚀刻进行的程度之间的差异的缓冲层。
在或者SiO2层42、保护层43或者导电层41a的蚀刻阻挡层上进行的第二等离子体蚀刻步骤中，由于所有这些层最初是薄层且选择能够实现高蚀刻速率的等离子体产生气体，所以在短时间内可以迅速完成蚀刻且保护层30只在非常短的时间内直接暴露于等离子体。
因此，可以抑止由蚀刻速率的均匀性的缺少导致的、在传统等离子体解理的工艺中是未解决的问题的对保护片的热损伤至最小，即，可以抑止对保护片的热损伤至最小，所述对保护片的热损伤以这样一种方式导致，即在高蚀刻速率的范围中进行蚀刻且即使在已经蚀刻半导体晶片的硅之后，继续进行蚀刻，以使在半导体晶片的下表面侧的保护片时间暴露于等离子体。
如上所说明，在每个实施例的制造半导体器件的方法中，其蚀刻速率低于通过氟气的等离子体在硅上进行的蚀刻的蚀刻速率的蚀刻阻挡层包含材料在半导体晶片的相应于解理线的位置形成。在其中用是第一等离子体产生气体的含氟的混合气蚀刻由硅制成的晶片基层的第一等离子体解理步骤之后，进行第二等离子体解理步骤，其中用能够以高于氟气的等离子体的蚀刻速率的蚀刻速率蚀刻的第二等离子体产生气体蚀刻由第一等离子体解理步骤暴露的如SiO2层和保护层的蚀刻阻挡层。
因此，通过蚀刻阻挡层的缓冲功能可以缓冲由在蚀刻晶片基层工艺中的蚀刻速率的均匀性的需要产生的蚀刻进行中的波动。在蚀刻阻挡层上进行的蚀刻工艺中，当依据蚀刻阻挡层的组成选择且使用能够实现较高蚀刻速率的等离子体产生气体时，可以在短时间内迅速完成蚀刻。因此，即使在半导体晶片上进行的蚀刻完成后，可以防止由等离子体导致的对保护片的热损伤。
依据本发明，其蚀刻速率低于通过第一等离子体产生气体的等离子体在硅上进行的蚀刻的蚀刻速率的蚀刻阻挡层包含材料在相应于半导体晶片的切割线的位置形成。在其中用第一等离子体产生气体蚀刻硅的第一等离子体解理步骤之后，进行第二等离子体解理步骤，其中用能够以高于第一等离子体产生气体的蚀刻速率的蚀刻速率蚀刻的第二等离子体产生气体蚀刻由第一等离子体解理步骤暴露的蚀刻阻挡层。因此，可以防止在通过等离子蚀刻切割半导体晶片的工艺中的在保护片上导致的热损伤的发生。
权利要求
1.一种半导体器件的制造方法，通过采取等离子体解理而切割半导体晶片来获得被分成为半导体元件的单独的片的半导体器件，半导体晶片的主要组分是硅，在所述半导体晶片的第一面上形成多个半导体元件，所述半导体器件的制造方法包括在第一面侧上相应于切割线的位置形成蚀刻阻挡层的步骤，所述切割线通过将半导体晶片分为单独的片来设置，所述蚀刻阻挡层含有这样的材料，通过其中使用包含氟气的混合气体的第一等离子体产生气体的等离子体对该材料的蚀刻速率低于通过其中使用第一等离子体产生气体的等离子体蚀刻硅的蚀刻速率；贴上保护片的步骤，所述保护片能够被剥离，将该保护片贴到所述第一面上以形成用于决定在相对于所述第一面的第二面上的切割线的掩模；通过所述第一等离子体产生气体的等离子体从第二面蚀刻硅的第一等离子体解理步骤；和通过能够在比所述第一等离子体产生气体的蚀刻速率高的第二等离子体产生气体，蚀刻在所述第一蚀刻解理步骤中暴露的所述蚀刻阻挡层的第二等离子体解理步骤。
2.如权利要求1的制造半导体器件的方法，其中通过使用所述第一等离子体产生气体的等离子体蚀刻所述蚀刻阻挡层与通过使用所述第一等离子体产生气体的等离子体蚀刻硅的蚀刻速率的比例不大于0.6。
3.如权利要求1的制造半导体器件的方法，其中所述蚀刻阻挡层至少包含SiO2，且所述第二等离子体产生气体包含具有氢键的氟气或可替换地包含含有氟气的混合气。
4.如权利要求3的制造半导体器件的方法，其中所述第二等离子体产生气体包含含有CHF3或CF4+H2的混合气。
5.如权利要求1的制造半导体器件的方法，其中所述蚀刻阻挡层至少包含SiN，且所述第二等离子体产生气体至少包含氟气和氧气的混合气体。
6.如权利要求5的制造半导体器件的方法，其中所述第二等离子体产生气体包含含有SF6或O2的混合气。
7.如权利要求1的制造半导体器件的方法，其中所述蚀刻层至少包含有机物质，且所述第二等离子体产生气体至少包含氧气。
8.如权利要求1的制造半导体器件的方法，其中所述蚀刻阻挡层至少包含用于半导体引线的电导体。
9.如权利要求8的制造半导体器件的方法，其中所述电导体至少包含Al、Al-Si和Al-Si-Cu，且所述第二等离子体产生气体至少包含氯气或氯气复合气体。
10.一种用于制造半导体器件的方法的切割半导体晶片的切割装置，包括形成紧密密闭的空间的处理室；具有与所述保护片紧密接触的平面的电极；在所述保护片与所述平面紧密接触的条件下用于固定所述半导体晶片的固定装置；用于将所述处理室减压的泵；将等离子体产生气体提供给所述处理室的等离子体产生气体提供部分；和在所述电极上施加高频电压的高频电路提供部分以转化被提供入处理室的等离子体气体为等离子态，其中所述等离子体产生气体提供部分包括气体选择装置，用于选择地提供所述第一等离子体解理步骤中使用的所述第一等离子体产生气体或用于产生能够以高于第一蚀刻气体的等离子体的蚀刻速率的蚀刻速率蚀刻通过第一等离子体解理步骤暴露的所述蚀刻阻挡层的等离子体的所述第二等离子体产生气体。
全文摘要
在其中半导体晶片6通过等离子体被分为单独片的等离子体解理工艺中，形成的覆盖有源层41的SiO
文档编号H01L21/784GK1701435SQ20048000116
公开日2005年11月23日 申请日期2004年1月22日 优先权日2003年1月23日
发明者有田洁 申请人:松下电器产业株式会社