专利名称：用于非易失性存储器中的基准晶体管的可变栅偏置的制作方法
技术领域：
本发明涉及集成电路存储器，更特别涉及为非易失性存储器中的基准晶体管建立可变栅偏置。
背景技术：
在典型的具有浮动栅晶体管的非易失性存储器中，比如闪速存储器，通过改变所选择的浮动栅存储单元的阈电压来对一位编程。未被编程的或者擦除的单元具有与编程的单元不同的阈电压。读操作被用于确定浮动栅存储单元的编程状态，该读操作是通过在单元的源极端子与预定电压(例如，地电平)耦合的同时，将预定电压施加到所选择的存储单元的栅极来执行的。结果产生的漏极电流与读出放大器中的基准电流相比较，以确定编程状态。例如，如果单元电流大于基准电流，则该单元可以被认为是处于擦除状态。同样地，如果单元电流小于基准电流，则该单元可以被认为是处于编程状态。一般来讲，基准电压或者电流被建立为处于存储单元的逻辑高电压和逻辑低电压之间的大约中间级别。
在过去已经使用了若干技术，用于为使用电压感测的存储器产生基准电压。用于产生基准电压的一种技术取决于“多余单元(dummycell)”的使用。多余单元是使用与存储器阵列的标准单元相同的工艺技术制造的，以便尽可能接近地模仿标准单元的工作情况。然而，多余单元在物理上较小，以便产生在单元的逻辑高电压和逻辑低电压之间的基准电压。这一技术所带来的问题是，单元的缩减的几何参数在保持多余单元与标准单元的时间-电流比率恒定方面产生了工艺问题。
此外，也可以使用与标准单元相同尺寸的多余单元。然而，分压器被用来为标准尺寸的单元提供减少的栅电压。
另一技术是以串联或并联组合来连接标准尺寸的多余单元。这些单元之一被编程为读取“0”状态，而其余单元被编程为读取“1”逻辑状态，以便产生所需要的基准电压。然而，这一技术可能由于电阻与电压的非线性关系而导致错误。
还有另一种技术涉及使用电流镜像来建立基准电压。然而，电流镜像有时并不产生具有可接受精度的期望电流。
纳米晶体存储器使用嵌入诸如氧化物之类的绝缘体中的纳米晶体来作为电荷存储介质。在采用热载流子注入进行编程并采用沟道擦除进行擦除的纳米晶体存储器中，已经发现倾向于在纳米晶体之间区域中的上部氧化物和底部通道氧化物之间的界面中捕获到电子。即使增加擦除次数和/或使用极高擦除电压也无法除去这些电子。由于这样的电子捕获，擦除阈电压和编程阈电压均倾向于随着编程/擦除操作的累积次数而增加。在为读操作选择基准电压时，这产生了问题。如果基准电压过高，则栅氧化层可能受到损害，并且读取速度也将降低。然而，如果基准电压被选择的过低，则将遭遇读取裕度。
因此，需要一种电路，其能够在纳米晶体存储单元中产生精确基准电压，以便在整个存储器寿命期间维持速度和读取裕度。
对于本领域中技术人员而言，通过结合以下附图对其最佳实施例所作的如下详细描述，本发明的上述的和进一步的以及更特别的目的和优点将变得易于理解。
图1是用于图示纳米晶体存储器的恒定读取基准电压和编程/擦除阈电压的图表，其为编程/擦除周期的数目的函数。
图2是用于图示纳米晶体存储器的可变读取基准电压和编程/擦除阈电压的图表，其为编程/擦除周期的数目的函数。
图3图示出根据本发明的非易失性存储器。
图4更详细地图示出图3的存储器的读取控制电路。
图5更详细地图示出图3中的存储器的存储阵列。
图6-图11图示出根据本发明的用于制造纳米晶体存储器阵列和基准单元的方法。
具体实施例方式
一般来讲，本发明提供了一种非易失性存储器，其中该非易失性存储器单元包括具有纳米团(nanoclusters)或者纳米晶体的晶体管。由于电子捕获，存储单元晶体管的编程和擦除阈电压随着编程/擦除操作的数目而升高。存储在所选择的存储单元中的数据值是通过比较单元电流与基准电流来确定的。基准晶体管被用于提供基准电流。除了基准晶体管并未使用纳米团之外，基准晶体管是通过与制造存储单元晶体管的工艺相类似的工艺来制造的。通过使用类似的工艺来制造基准晶体管和存储单元晶体管两者，基准晶体管的阈电压将跟踪升高的存储单元晶体管阈值电压。读取控制电路被用于对基准晶体管的栅极进行偏置。读取控制电路检测基准晶体管的漏极电流，并调节栅偏置或者基准晶体管的电压，以便将基准电流维持在相对于单元电流基本恒定的值上。
图1是用于图示出纳米晶体存储器的擦除阈电压12和编程阈电压14如何随着编程/擦除周期的数目而增加的图表10。在图1中，一恒定的读取基准单元栅电压16被选择用于提供在存储器的整个预计寿命期间的至少最小的所需裕度18。然而，相对较高的恒定读取基准单元栅电压16可能导致栅氧化层受到过度压力。此外，较高的基准单元栅电压16可能降低存储器的工作速度。此外，提供相对较高的栅电压可能需要电荷泵，而这可能需要相当大百分比的集成电路来实现。
图2是图示出纳米晶体存储器的擦除阈电压22和编程阈电压24与编程/擦除周期数目相对的图表20。读取基准单元的阈电压跟踪标准存储单元的编程/擦除阈电压。当编程/擦除阈电压随着编程/擦除周期的数目而变化时，可变读取基准单元栅电压26也随之变化，从而维持在编程阈电压和擦除阈电压之间的最佳电压裕度28。
图3图示出根据本发明的非易失性存储器30。存储器30包括存储器阵列32、列译码器34、行译码器36、控制块38和读取控制电路41。读取控制电路41包括基准电路42、读出放大器40、和数据输出缓冲器44，图4中更详细地示出了该读取控制电路41。存储器32是与位线和字线耦合的可编程非易失性存储器单元的阵列，图5中更详细地示出了该存储器32。响应于多个地址信号(未示出)，行译码器36和列译码器34选择存取一个或多个存储单元。控制块38提供控制信号，以控制存储器30的各部分的操作。例如，控制块38向存储器阵列32提供多个控制信号，以控制施加一些对存储单元进行编程、擦除和读取所需要的电压。此外，控制块38还为行译码器36和列译码器34提供控制信号，以控制地址信号的定时。此外，控制块38提供标记为“RE”的读出使能信号，以控制基准电路42的操作。
基准电路42向行译码器36提供控制信号49，并向读出放大器40的一个输入提供基准电流。读出放大器40的第二输入与列译码器34耦合，以便从所选择的存储单元接收存储单元电流。读出放大器40将表示存储在所选择存储单元中的逻辑状态或者数据值的输出电压提供给输出数据缓冲器44。数据缓冲器44则缓存并进一步放大输出电压，并提供标记为“OUTPUT”的数据信号。同样被包括在存储器30中但未被示出的是一条输入数据路径，用于接收将被编程到存储器阵列32中的数据。该输入数据路径的组成对于非易失性存储器而言是常规的，并不需要为了描述本发明而对它们的操作进行功能性的描述。
图4更详细地图示出图3中的存储器的读取控制电路41。读取控制电路41包括基准电路42、基准晶体管46、行选择晶体管52、存储器单元50、列选择晶体管54、读出放大器40和数据输出缓冲器44。
一般来讲，存储器阵列32包括多个非易失性存储器单元，这些非易失性存储器单元响应于改变单元的阈电压而存储信息。具体来讲，在图示出的实施例中，存储器阵列32包括多个纳米晶体存储单元。基准晶体管46被制造为与存储器阵列32中的存储单元相同，只除了基准晶体管46不包括用于存储信息的纳米晶体。基准晶体管46具有用于接收标记为“VREF”的基准电压的栅极，用于接收标记为“VSR”的源电压的源极端子，和与读出放大器40的一个输入耦合的漏极。存储单元50具有与行选择晶体管52的漏/源极端子耦合的栅极，用于接收标记为“VSC”的源电压的源极端子，和与列选择晶体管54的漏/源极端子耦合的漏极。将在图6至11的讨论中详细说明制造存储器阵列32和基准晶体管46的方法。
为了使基准晶体管46的阈电压跟踪存储器阵列32的阈电压，每当存储器阵列32循环时，基准晶体管46也循环。也就是说，每当存储器阵列被编程或者擦除时，基准晶体管46将接收与存储器阵列32相同的编程或者擦除电压，并持续相同的时间。如下所述，因为晶体管46是使用与标准存储单元相同的工艺步骤制造的，因此电荷将在上部氧化物和底部通道氧化物之间的界面处被捕获，从而无法除去。该阈电压在存储单元的阈电压响应于编程/擦除周期的数目而发生改变时，也随之发生变化。在存储器30中实现的实际编程和擦除操作是常规的，对于描述本发明并不重要，因此未对其进行进一步的说明。
在读取操作期间，选择预定存储单元来为读出放大器40的一个输入提供电流。响应于地址，向耦合晶体管52的栅极提供标记为“RS”的行选择信号，而向耦合晶体管54的栅极提供标记为“CS”的列选择信号。响应于标记为“RE”的控制信号，标记为“VREF”的基准电压被提供给基准晶体管46的栅极，而栅电压“VCELL”被提供给所选择的存储单元(例如，存储单元50)的栅极。源电压VSC和VSR均处于地电势。基准电流iREF被提供给读出放大器40的一个输入，而单元电流iCELL被提供给读出放大器40的另一个输入。读出放大器40是电流检测型的读出放大器。电流检测通常用于逻辑高和逻辑低电压之间的电压差相对较小的时候。如果单元电流iCELL大于基准电流iREF，则存储单元50具有低阈电压，并且处于擦除状态。然而，如果单元电流iCELL低于基准电流iREF，则存储单元50具有高阈电压，并且处于编程状态。在其他非易失性的存储器中，高阈电压可以表示擦除状态而低阈电压可以表示擦除状态。读出放大器将向数据输出缓冲器44提供与存储单元50的检出状态相对应的输出电压。数据输出缓冲器44将向存储器30外部的电路(未示出)提供缓冲的输出电压OUTPUT。
如图1和图2中所示，随着编程和擦除操作的数目增加，存储单元的编程和擦除阈电压升高。因为基准晶体管46经受到与存储器阵列32相同的编程和擦除操作，所以它的阈电压也将升高，这使得基准电流iREF降低对应的量。在读操作期间，基准电流iREF被反馈到电压控制电路48。电压控制48将按照所降低的基准电流的函数的方式，来调节基准晶体管46的栅电压VREF和单元电压VCELL。结果得到的单元电压VCELL随着存储器被编程和擦除的时间过去而升高，如图2中所示出的。
根据本发明的可变基准栅电压的使用在纳米晶体存储单元中提供了精确的基准电流，从而跟踪变化的单元阈电压。这提供了一种纳米晶体存储器，其在整个存储器寿命期间以最佳读取裕度工作，并维持存取速度。
图5更详细地图示出图3中的存储器的存储器阵列32。存储器阵列32包括四个代表性的纳米晶体存储单元50、56、58和60。存储器阵列32是按行和列来组织的。例如，存储单元50和58构成了存储单元的一“列”，而存储单元50和56构成了存储单元的一“行”。一行中的所有单元被耦合在一起，以便接收单元栅电压VCELL，并且一列单元的所有漏极端子被连接在一起。此外，存储器阵列32的所有浮动栅晶体管使其源极端子连接在一起(共源极)，以接收源电压VSC。响应于一个地址来选择一个存储单元，以便如上所述，在读取操作期间将单元电流iCELL提供给读出放大器40。
图6-11以剖面图的角度图示出根据本发明的在集成电路62中制造纳米晶体存储阵列32和基准单元46的方法。
在图6中，存储阵列阱66和基准单元阱68被植入半导体衬底64的预定区域中。存储阵列阱66被形成为具有第一预定涂布浓度，而基准单元阱68被形成为具有第二预定涂布浓度。第一和第二涂布浓度可以相同或不同。第二预定涂布浓度的选择取决于对于该基准单元理想的固有阈电压值。在典型电路中，存储阵列阱66和基准单元阱68均是在相同时间时形成的，以便基准单元和存储阵列单元具有相同的固有阈电压。涂布浓度的典型值为5-10×1017cm-3，这为本发明中描述的氧化物层叠产生了范围为2-3V的固有阈电压。
可以在衬底的其他区域中形成其他电路70。其他电路可以包括存储器30的外围电路，比如译码器或者读出放大器，或者是诸如微处理器核心或者随机逻辑电路之类的可能或者可能不与存储器30通信的其他电路。在衬底上方形成第一介质层72。在所示出的实施例中，第一介质层是通过在衬底64表面上将二氧化硅热生长至大约50埃厚度来形成的。在第一介质层72上方形成了存储材料层76。在所图示出的实施例中，存储材料层76包括纳米晶体或者纳米团。纳米晶体或者纳米团是非常小的硅点，用于在阵列的存储单元中存储电荷。在另一实施例中，这些点可以由氮化物或者锗来形成。此外，可以任何金属来形成这些点，比如银、铂、金、钨或者钽。至少在某些区域上将这些点间隔开，以便互相不直接接触。第二介质层74被形成为覆盖和包围存储材料层76。第二介质层74由高温氧化物制成，并淀积到大约100埃的厚度。在第二介质层74上方形成第一隔离层78。隔离层78是具有大约75埃厚度的淀积的氮化物。隔离层78用作后续处理步骤中的硬掩模，并将在随后完全除去。在第一隔离层78上淀积一层图案化的光致抗蚀剂79，并如图6中所示的那样图案化。
如图7所示，从除存储器阵列阱66上方之外的所有区域除去第一隔离层78、介质层74和72以及存储材料层76。然后除去光致抗蚀剂79。
图8图示出在衬底64上方以及第一隔离层78上方形成第三介质层80的步骤。在第三介质层80上方形成第四介质层82。在第四介质层82上方形成第二隔离层84。可以将第三介质层80的厚度和第四介质层82的厚度分别制造成与第一介质层72和第二介质层74的厚度相同。然而，某些电路应用可能要求第三介质层80的厚度和第四介质层82的厚度不同于第一介质层72和第二介质层74的厚度。通过使用基准单元阱68中的涂布浓度以及第三介质层80和第四介质层82的厚度的组合，可以将基准晶体管46(在图10中)的固有阈电压制造成与存储器阵列晶体管的固有阈电压相同或者不同。
如图9中所示，从除了与基准晶体管阱68重叠的之外的任何地方除去第二隔离层84、第三介质层80和第四介质层82。存储器阵列阱66上方的第一隔离层78和基准晶体管阱上方的第二隔离层84保留。在除去第一和第二隔离层之前，执行形成其他电路70的元件所需要的任何其他对衬底的加热氧化。
图10图示出除去第二隔离层84和第一隔离层78的步骤。
图11被用于图示在第二介质层74和第四介质层82上方淀积了导电栅极材料86。栅极材料86可以是多晶硅或者金属，比如铝或者铜。使用掩模操作来选择性地除去栅极材料86、介质层74、存储材料层76和第一介质层72，以便为阵列的存储单元50、51和53定义晶体管的栅层叠，并且为基准晶体管46定义栅层叠。然后将源/漏区域88扩散到衬底64里。应注意的是，基准晶体管46的栅层叠的厚度可能不同于存储单元的栅层叠的厚度。此外，为了简洁和清晰起见，没有示出其他的常规处理步骤。例如，通常在栅层叠的侧壁上形成侧壁隔离层，但未示出。
本领域普通技术人员将容易想到对于此处为了举例说明的目的挑选的实施例作出的各种改变和改进。例如，可以容易地在晶体管的导电性类型、晶体管类型等等方面作出改变，只要此类改进和变化没有脱离本发明的范围，则意图将它们均归入其范围之内，该范围仅仅由以下权利要求书的公正翻译来评定。
权利要求
1.一种存储器包括按行和列形成的存储单元阵列；与存储单元阵列耦合的读出放大器，所述读出放大器具有用于从存储单元之一接收与一数据值相对应的电流的第一输入、用于接收预定基准电流的第二输入、和在读取存储器的时候提供输出数据值的输出；以及与读出放大器的第二输入耦合的读取控制电路，所述读取控制电路具有用于响应于基准电压提供预定基准电流的基准晶体管，所述读取控制电路以将所述预定基准电流维持在基本恒定值的方式来改变基准电压。
2.根据权利要求1所述的存储器，其中所述阵列存储单元由具有纳米团的晶体管组成，所述基准晶体管由不具有纳米团的晶体管组成。
3.根据权利要求2所述的存储器，其中纳米团还包括硅纳米晶体。
4.根据权利要求3所述的存储器，其中所述读取控制电路具有与读出放大器的第二输入耦合的输入，用于响应于由编程和擦除周期数目所引起的基准电流变化来对基准晶体管进行偏置。
5.根据权利要求1所述的存储器，其中与由阵列存储单元提供的数据值相对应的电流作为存储器的编程和擦除周期的数目的函数来变化，并且基准晶体管与阵列存储单元编程和擦除相同的次数。
6.根据权利要求5所述的存储器，其中读取控制电路还提供第一控制信号和第二控制信号，作为响应于接收到读出使能信号而对基准晶体管和阵列存储单元的编址存储器单元分别施加基本相同栅电压的值。
7.一种用于延长存储器的使用寿命的方法，包括提供按行和列形成的存储单元阵列；将读出放大器耦合到存储单元阵列，所述读出放大器具有用于从存储单元之一接收与一数据值相对应的电流的第一输入、用于接收预定基准电流的第二输入、和在读取存储器的时候提供输出数据值的输出；以及将读取控制电路耦合到读出放大器的第二输入，所述读取控制电路具有用于响应于基准电压来提供预定基准电流的基准晶体管，所述读取控制电路以将所述预定基准电流维持在基本恒定值的方式来改变基准电压。
8.根据权利要求6的方法，还包括以下步骤使用具有纳米团的晶体管来实现阵列存储单元，而使用不具有纳米团的晶体管来实现基准晶体管。
9.根据权利要求6的方法，还包括以下步骤以存储器的编程和擦除周期的数目的函数的方式来改变与由阵列存储单元提供的数据值相对应的电流，并对基准晶体管编程或将基准晶体管擦除与存储单元阵列相同的次数。
10.根据权利要求6的方法，还包括以下步骤响应于由多个编程和擦除周期所引起的基准电流的变化来偏置基准晶体管。
全文摘要
非易失性存储器(30)包括纳米晶体存储单(50、51、53)。存储单元晶体管(50、51、53)的编程和擦除阈电压随着编程/擦除操作的数目而升高。在读操作期间，基准晶体管(46)提供基准电流，以便与单元电流相比较。基准晶体管(46)是通过与用于制造存储单元晶体管(50、51、53)类似的工艺来制造的，但除了基准晶体管(46)不包括纳米晶体。通过使用类似的工艺来制造基准晶体管(46)和存储单元晶体管(50、51、53)两者，基准晶体管(46)的阈电压将跟踪存储单元晶体管(50、51、53)的阈电压偏移。读取控制电路(42)被用于对基准晶体管(46)的栅极进行偏置。读取控制电路(42)检测基准晶体管(46)的漏极电流，并调节栅极偏置电压，以便将基准电流维持在相对于单元电流基本恒定的值上。
文档编号H01L21/8247GK1813311SQ200480018151
公开日2006年8月2日 申请日期2004年4月30日 优先权日2003年6月27日
发明者高里尚卡尔·L·真达洛尔, 拉杰什·A·拉奥, 简·A·耶特 申请人:飞思卡尔半导体公司