专利名称：动态肖特基势垒mosfet器件及其制造方法
技术领域：
本发明涉及适用于调整电流流量的器件，并且对在集成电路(IC)范畴内的这些器件的制造具有特定的应用。尤其是，它涉及适用于调整电流流量的晶体管，该晶体管具有与沟道区域形成肖特基或者类肖特基接触的金属源极和/或漏极。
(2)背景技术本领域中一种众所周知的晶体管类型是肖特基势垒金属氧化物半导体场效应晶体管(“肖特基势垒MOSFET(Schottky-barrier MOSFET)”或者SB-MOS)。如图1所示，SB-MOS器件100包括半导体衬底110，在该衬底上形成了源极电极120和漏极电极125，并且两者被具有沟道掺杂物的沟道区域140分开。沟道区域140是衬底110的电流经过区域。为了本发明的目的，在半导体衬底110中的沟道区域140从栅极绝缘体150的垂直下方延伸至与源极电极120的底部边缘和漏极电极125的底部边缘基本对准的边界。沟道掺杂物浓度分布一般都具有最大的掺杂物浓度115，这通常是在源极120和漏极125电极的下方，因此是在沟道区域140的外面。对本发明来说，沟道掺杂物不受限于专门提供在沟道区域140之内，而是在充分位于沟道区域140外部的区域也可被发现。
对于SB-MOS器件而言，源极120和漏极125接触中至少一个是部分或者全部由金属硅化物所构成的。因为源极120和漏极125接触中至少一个是由部分金属所构成的，所以就与衬底110和沟道区域140形成了肖特基或者类肖特基的接触。肖特基接触可以定义成在金属和半导体之间的紧密接触所形成的接触，而类肖特基接触可以定义成半导体和金属的近距离接触所形成的接触。通过由金属硅化物形成源极120和漏极125就能提供肖特基接触或者类肖特基接触或者结130、135。沟道的长度可以定义成从源极120的接触到漏极125的接触、横向跨越沟道区域140的距离。
肖特基接触或者类肖特基接触130、135处于在源极120和漏极125之间所形成的沟道区域140相邻的区域内。绝缘层150处于沟道区域140的上方。绝缘层150是由诸如二氧化硅之类的材料所构成的。沟道区域140从绝缘层150垂直延伸至源极120和漏极125电极的底部。栅极电极160定位在绝缘层150的上部，并且薄的绝缘层170环绕着栅极电极160。薄的绝缘层170也称为隔离片。栅极电极160可以是掺杂的多晶硅。源极120和漏极125电极可以在绝缘隔离片170和栅极电极160下横向延伸。场氧化物190可以将器件相互电性能绝缘。在Spinnaker的第6,303,479号美国专利中披露了一种示例性肖特基势垒器件。
在现有技术中，另一种已知的MOSFET晶体管是传统的掺杂源-漏级晶体管或传统的MOSFET。该器件类似于图1中示出的SB-MOS器件。关键的不同在于SB-MOS的金属源-漏极区域120、125由传统MOSFET的半导体衬底中的掺杂来代替。
MOSFET器件的一个重要的性能特性是驱动电流(Id)，它是在施加的源极电压(Vs)接地且栅极(Vg)和漏极(Vd)以电源电压(Vdd)偏置时从源极流到漏极的电流。驱动电流是确定电路性能的一个重要参数。例如，晶体管的开关速度与Id成比例，以致驱动电流越高，器件开关越快，从而提供更高性能的集成电路。
图2示出了对于SB-MOS器件和传统的MOSFET器件驱动电流(Id)232对变化的栅极电压(Vg)和漏极电压(Vd)231的关系。SB-MOS器件Id-Vd曲线的一个特征是对于低Vd231的亚线性形状，如实线210、215、220、225、230所示。Id-Vd曲线210、215、220、225、230中的每一个具有不同的Vg。Id-Vd曲线在低Vd处称为导通特性。传统的MOSFET晶体管技术在低Vd处具有线性Id-Vd导通特性，如图2中的虚线235、240、245、250、255所示。Id-Vd曲线235、240、245、250、255中的每一个具有不同的Vg。随着沟道长度的减小，SB-MOS器件的亚线性Id-Vd导通特性增强，并可潜在地降低晶体管性能，有可能例如降低器件的有效开关速度。亚线性导通已经见诸于文献且作为SB-MOS器件为何不能在集成电路中得到实际使用的原因被引用(B.Winstead等人，IEEE电子器件学报(IEEE Transactions on Electron Devices)，2000，第1241-1246页)。工业文献一贯教导肖特基势垒高度Φb应被减小或使之小于零，以便最小化亚线性导通现象并由此使SB-MOS器件的性能与其它MOSFET器件技术相竞争(J.Kedzierski等人，IEDM，2000，第57-60页；E.Dubois等人，固态电子学(Solid State Electronics)，2002，第997-1004页；J.Guo等人，IEEE电子器件学报(IEEE Transact ions on Electron Devices)，2002，第1897-1902页；K.Ikeda等人，IEEE电子器件学报(IEEE Transactions onElectron Devices)，2002，第670-672页；M.Tao等人，应用物理通讯(AppliedPhysics Letters)，2003，第2593-2595页)。
在产业中需要教授SB-MOS器件及其制造方法，这可以提供用于改善导通特性从而提供改进的性能的手段。
(3)发明内容一方面，本发明提供一种制造肖特基势垒MOSFET(“SB-MOS”)器件的方法，其中，源极和漏极接触中至少一个是由金属所构成的，并且，其中SB-MOS器件包括位于金属源极或漏极电极中的至少一个和半导体衬底之间的界面层，从而形成肖特基或类肖特基接触。在本发明的一个实施例中，界面层由导体材料、半导体材料或绝缘材料构成，虽然披露了多个实施例，但是对于本领域的熟练技术人员来说，从以下显示和描述本发明图示说明实施例的详细描述中，本发明的其它实施例将变得显而易见。正如所能认识到的那样，在不背离本发明的精神和范围的情况下，本发明可以在诸多明显的方面进行改进。因此，附图和详细描述可以认为仅仅只是从本质上进行说明而非限制。
(4)
图1示出了现有技术的肖特基势垒金属氧化物半导体场效应晶体管(“MOSFET”)的剖视图；图2示出了SB-MOS器件和掺杂源极-漏极MOSFET器件的晶体管曲线；图3示出了本发明金属-绝缘体-半导体(MIS)的源极-漏极SB-MOS器件的示例性实施例；图4示出了使用半导体衬底离子注入的本发明工艺的示例性实施例；图5示出了使用在薄的栅极绝缘体上的图形化硅薄膜的本发明工艺的示例性实施例；图6示出了使用形成薄的绝缘体侧壁，和暴露在栅极、源极和漏极区域中的硅的本发明工艺的示例性实施例；图7示出了使用至少局部各向同性刻蚀的本发明工艺的示例性实施例；图8示出了使用形成薄的界面层的本发明工艺的示例性实施例；图9示出了使用各向异性刻蚀的本发明工艺的示例性实施例；图10示出了使用金属沉积、硅化退火以及去除未反应金属的本发明工艺的示例性实施例；图11示出了用于示例性零电场两端MIS二极管器件的能带图；图12示出了用于示例性偏置两端MIS二极管器件的能带图；图13示出了对于在源极-漏极区域只有金属而没有界面绝缘层的SB-MOS器件的源极-沟道结不同栅极偏置条件的能带图；以及图14示出了对于本发明MIS源极-漏极SB-MOS器件示例性实施例的源极-沟道结不同栅极偏置条件的能带图。
图15示出了使用金属栅极的本发明工艺的替换示例性实施例。
图16示出了使用金属-绝缘体-半导体(MIS)源极-漏极SB-MOS器件的本发明工艺的另一示例性实施例的剖视图。
图17示出了使用金属-绝缘体-半导体(MIS)的源极-漏极SB-MOS器件的本发明工艺的又一示例性实施例的剖视图。
(5)具体实施方式
总的来说，本发明提供了制造SB-MOS器件的一种方法。在本发明一个实施例中，该方法包括提供半导体衬底和掺杂半导体衬底及沟道区域。该方法还包括提供与半导体衬底接触的第一电性能绝缘层。该方法还包括提供在第一绝缘层上的栅极电极，提供围绕包括栅极电极侧壁的栅极电极的第二绝缘层，以及将衬底暴露在栅极电极附近的一个或多个区域上。在本发明中，术语附近被定义为位于离一个或多个所述物体大约500的横向距离内。例如，在前面的句子中，将衬底暴露在栅极电极附近的一个或多个区域中，或者一个或多个区域位于离开栅极电极大约500的横向距离内。该方法还包括使用局部各向同性刻蚀来刻蚀在栅极电极附近的暴露区域。该方法还包括至少在栅极电极和第一绝缘层附近的区域所暴露的半导体衬底上提供界面层，该界面层可由导体材料、半导体材料或绝缘材料构成，但优选绝缘材料。该方法还包括使用各向异性刻蚀来暴露在附近的区域但是不在栅极电极下面的半导体衬底，并在栅极电极侧壁提供绝缘层。该方法还包括沉积薄膜金属以及将金属与所暴露的衬底进行反应，从而在衬底上形成金属硅化物。该方法还包括去除任何未反应的金属。
本发明的优点之一是金属源极和漏极电极可显著减小寄生串联电阻(～10Ω-μm)和接触电阻(小于10-8Ω-cm2)。在肖特基接触上的内嵌肖特基势垒可提供对截止状态泄漏电流的优良控制。该器件基本上消除了寄生双极性作用，使得它能够无条件地免除在存储器和逻辑中的闩锁、反向效应，以及多单元软误差。消除双极性作用也显著地减小了与寄生双极性作用相关的其它不利效应的发生，诸如单一事件的翻转和单一单元的软误差。本发明的器件容易制造，仅仅只需要用于源极/漏极形成的两套较少的掩模，不需要浅层扩散或者深层源极/漏极注入，并且只采用低温源极/漏极形成工艺。由于采用低温工艺，所以就可以更容易形成诸如高K栅极绝缘体、应变硅和金属栅极之类的新型、潜在的关键材料的集成。
图3示出了本发明较佳实施例的横截面视图，由金属-绝缘体-半导体(MIS)源极-漏极SB-MOS结构300来例示。该实施例包括其中源极305或漏极310中的至少一个由金属构成、以使源极和/或漏极区域中没有掺杂的SB-MOS器件。在这个实施例中，该器件包括界面层315，界面层由导电材料、半导体材料或绝缘材料构成，设置在金属源极305或漏极310电极中的至少一个和半导体衬底301之间，界面层315与沟道区域320相接触，从而形成与沟道区域320的第一肖特基势垒或类肖特基势垒接触325。在一个较佳实施例中，界面层315是绝缘层材料。沿着具有在金属和半导体衬底301之间直接接触的金属源极305和/或漏极310电极的部分形成第二肖特基或类肖特基势垒330。本发明并不认可有关使用何类金属的任何限制会影响本发明的教义。因而，尤其期望使用通常用于晶体管级的金属，诸如钛、钴等以及多种稀有金属及其它合金。也可采用各种金属硅化物，诸如硅化铂、硅化钯、硅化铱、和/或稀土硅化物，所有的金属硅化物应被认为在本发明的教义范围之内。也应当注明，在另一实施例中，金属源极/漏极区域305、310可由多层金属和/或金属硅化物构成。
在一个较佳实施例中，铟或砷层340分别被用作肖特基势垒N型MOSFET(SB-NMOS)或肖特基势垒P型MOSFET(SB-PMOS)器件的沟道和衬底杂质层。使用这些掺杂物原子是因为它们具有相对低的穿过硅晶格的扩散率(与作为沟道和衬底掺杂物的另两种候选者的磷或硼相比较)。这允许在制造器件的过程中具有更大的热平衡，因而在成品的特性中具有更少的统计变化。就本发明可使用什么类型的掺杂物而论，本发明不认可任何限制。
在一个较佳实施例中，对于P型和N型器件而言，栅极电极345分别由硼或磷掺杂的多晶硅膜制造。在这种情况下，使用硼或磷是因为它们具有大的固溶性(与砷和铟相比较)。或者，可使用金属栅极。在本实施例中，栅极电极345的宽度(对应于沟道长度)可小于100nm。栅极电极345具有电性能绝缘的侧壁350，该侧壁可以为氧化物、氮化物或不同绝缘材料的多层层叠。
通过诸如和沟道及衬底的掺杂物一起工作以使器件彼此电性能绝缘的热生长氧化物(所谓场氧化层)之类的绝缘层(未示出)，可将器件彼此分开。可通过诸如LOCOS或STI工艺之类的传统工艺来提供场氧化物。
制造MIS源极/漏极SB-MOS器件的一种示例性工艺在图4-10中示出。虽然该处理是本发明广泛教义的示例性的，对本领域技术人员而言它将是指导性的，以教导本发明的基本概念。应当注意的是，该示例性工艺不是限制性的，对本领域技术人员而言，本发明期望的其它特别的工艺将是明显的。该示例性工艺流程可描述如下图4示出了具有使晶体管彼此电性能绝缘的方式的硅衬底410。通过在此的讨论，只要参考在其上面形成SB-MOS器件的半导体衬底，将会有多个实例。本发明不将半导体衬底限制于任何特殊的类型。本领域技术人员将很容易地认识到包括硅、硅锗、砷化镓、磷化铟、应变半导体衬底以及绝缘体上硅(SOI)的许多半导体衬底可用于诸如<110>和<100>的各种晶向的SB-MOS衬底。在另一实施例中，硅衬底410是应变的。使用结合AB-MOS器件的应变硅衬底可导致功率和速度性能的额外改善。在另一个实施例中，衬底是SOI。SOI衬底可包括在嵌入绝缘体材料上的诸如厚度大约为20nm到100nm的硅的半导体材料，而嵌入绝缘材料可以是形成在半导体衬底上的、诸如厚度大约为100nm到400nm的二氧化硅(SiO2)。这些衬底材料和任何其它半导体衬底都可以使用，并且它们也都在本发明的教导范围之内。
如图4所示，可在衬底410上生长薄的屏蔽氧化物420以起到注入掩膜的作用。在一个实施例中，氧化物生长到约200的厚度。然后通过屏蔽氧化物离子注入合适的沟道掺杂物物质430，以使最大的掺杂物浓度440被设置在硅中的预定深度D1(450)。在一个实施例中，对P型器件而言，沟道掺杂物物质是砷，而对N型器件而言是铟，但是，本发明尤其期望P型或N型器件的晶体管所常用的任何其它掺杂物物质。在另一实施例中，沟道掺杂物浓度分布在垂直方向显著变化，但是在横向通常为恒定的。在另一个实施例中，最大掺杂物浓度的深度D1450在大约20到200nm。
如图5所示，然后用化学刻蚀去除屏蔽氧化物，并生长一层诸如二氧化硅的薄栅极绝缘体510。在一个实施例中，屏蔽氧化物刻蚀可由氢氟酸来进行。然而，也特别期望使用其它常用于刻蚀氧化物的化学方法，包括湿法和干式刻蚀。在另一实施例中，薄的栅极绝缘体由大约6至50厚度的二氧化硅组成。在另一实施例中，提供具有高介电常数(高K)的材料。高K材料的实例是那些介电常数大于二氧化硅的介电常数的材料，包括，例如，氮化二氧化硅(nitrided silicon dioxide)、氮化硅、和诸如TiO2、Al2O3、La2O3、HfO2、ZrO2、CeO2、Ta2O5、WO3、Y2O3和LaAlO3的金属氧化物等等。在提供原位(in-situ)掺杂的硅薄膜后，栅极绝缘体立即开始生长。该薄膜是重掺杂，例如，对N型器件采用磷，而对P型器件采用硼。使用光刻技术和硅刻蚀技术对栅极绝缘体而言是很好的选择，对栅极电极520进行图形化，如图5中的工艺步骤500所示。在另一个示例性实施例中，可提供金属的栅极电极。在另一个实施例中，在栅极电极图形化之后，提供其它沟道杂质，使得沟道杂质浓度分布在垂直和横向两个方向上都发生明显的变化。
如图6所示，在硅栅极电极520的上表面625和侧壁610上提供薄的绝缘体。在一个实施例中，薄的绝缘体是厚度大约为50至500的热生长氧化物。在另一实施例中，通过采用快速热氧化(RTO)工艺，其具有持续时间为0.0至60秒的摄氏900度至1200度的最高温度，来提供热生长薄的氧化物。本领域熟练技术人员容易认识到，有许多制造方法可以用于提供薄的绝缘层，例如，沉积方法。本领域熟练技术人员还将进一步认识到，可以使用其它材料作为薄的绝缘体，例如，氮化物，以及绝缘层可以由多种绝缘体材料组成。随后，可以使用各向异性刻蚀去除在水平表面上的绝缘层(以及暴露出硅620和625)，从而暴露出水平表面，同时保留在垂直表面上的绝缘层。这样，就形成了侧壁绝缘体610。本领域熟练技术人员将会理解，栅极电极520和侧壁绝缘体610对各向同性刻蚀具有掩模的功能，使得在硅衬底上薄的绝缘层中的开口与栅极电极520接近。在一个实施例中，薄的绝缘体大约为50至500厚。在薄的绝缘层中的开口将与对栅极电极520接近，并且在偏离栅极电极320的横向距离大约50至500的范围内。在一个示例性实施例中，硅表面620下凹至栅极绝缘体的底部下大约为1nm至大约5nm的深度D2630。在一个示例性实施例中，采用RTO工艺，提供侧壁绝缘体，在器件栅极电极和在沟道区域中的掺杂物可以在侧壁绝缘体形成的同时电性能激活，正如图6中示出的工艺步骤600所示。
如图7所示，第二刻蚀工艺步骤进行横向和垂直刻蚀半导体衬底。这种刻蚀称之为局部各向同性刻蚀。在一个实施例中，使用横向刻蚀速率至少为垂直刻蚀速率10％的局部各向同性刻蚀。在另一实施例中，使用垂直刻蚀速率至少为横向刻蚀速率10％的局部各向同性刻蚀。第二刻蚀的深度为D3710。横向刻蚀将半导体衬底720所暴露的垂直侧壁从侧壁氧化物610的边缘以距离L1730横向移位到栅极电极520的下方位置。因为刻蚀是局部各向同性的，所以L1可以小于或者等于D3的十倍，或D3可以小于或者等于L1的十倍。在另一实施例中，使用横向刻蚀速率大约等于垂直刻蚀速率的刻蚀。在该实施例中，D3可以大约等于L1。横向刻蚀提供将沟道长度减少大约两倍于L1的量的手段。在一个实施例中，如图7中的工艺步骤700所示，垂直刻蚀速率足够形成横向位于栅极电极520之下的半导体衬底410的暴露垂直表面720。在还有一个实施例中，采用SF6干法刻蚀、HF:HNO3湿法刻蚀中的任何一种或其组合或者适用于刻蚀半导体材料所常用的任何湿法或干式刻蚀来提供局部各向同性刻蚀。
如图8所示，界面层810形成在半导体衬底410暴露的水平和垂直表面上。在一个实施例中，如图8中示出的工艺步骤800所示，界面层810是具有小于约2nm厚度的热生长氮化硅(Si3N4)。在另一个实施例中，界面层810由金属、半导体或绝缘材料中的任一种组成。
在图9中示出的工艺步骤900提供第三种各向异性刻蚀，以刻蚀穿界面层810和至少在栅极电极520和栅极电极侧壁隔离片610附近的区域但是不在它们的下方暴露半导体衬底410。该刻蚀将硅衬底暴露到深度D4(910)。
如图10所示，下一步骤包括沉积适当的金属作为在所有暴露表面上的覆盖薄膜。可以采用溅射或蒸发工艺或者其它常用的任何薄膜成形工艺来提供沉积。在一个实施例中，在金属沉积的过程中，衬底是加热的，以促使所撞击的金属原子扩散在栅极绝缘体下所暴露的硅表面810。在一个实施例中，该金属大约250厚，但是通常为大约50至1000厚。通过这里的讨论，只要参考在IC制造中有关的肖特基和类肖特基势垒和接触就提供更多的实例。本发明并不认可有关哪种类型的肖特基界面可用来影响本发明教义的任何限制。因而，本发明特别期望采用任何形式的导电材料或合金来创建这些类型的接触。例如，对于P型器件而言，金属源极和漏极1010、1020可以由硅化铂、硅化钯或硅化铱中的任何一种或者其组合所构成。对于N型器件而言，金属源极和漏极1010、1020可以由选自包含诸如硅化铒、硅化镝或硅化镱或其组合之类的稀土硅化物族材料制成。特别期望的是，使用晶体管级所常用的任何其它金属，诸如钛、钴等，以及其它多种稀有金属及其它合金。在另一实施例中，硅化物源极/漏极可以采用多层金属硅化物制成，在这种情况下，例如可以使用诸如硅化钛或硅化钨的其它典型的硅化物。
随后，将晶圆在特定的温度下持续特定时间进行退火，使得在所有位置上金属都与硅直接接触，产生化学反应将金属转变成金属硅化物1010、1020和1030。在一个实施例中，例如，晶圆可在大约摄氏400度下进行持续约45分钟的退火，或者通常在摄氏300至700度下进行持续大约1至120分钟的退火。与诸如栅极侧壁隔离片610的非硅表面直接接触的金属仍保持未反应，并且因此而没有影响。
随后，使用湿法化学刻蚀，以去除未反应的金属，同时保留不可触及的金属硅化物。在一个实施例中，使用王水去除铂，使用HNO3去除铒。本发明特别期望使用适用于刻蚀铂或铒所常用的任何其它适用的刻蚀化学方法或者适用于形成肖特基或类肖特基接触所使用的任何其它适用金属系列。现在，就完成了MIS源极-漏极的SB-MOS器件，并且准备实现栅极520、源极1010和漏极1020的电性能连接，如图10中的工艺步骤1000所示。
作为该示例性工艺的结果，对沟道区域1040和衬底410分别形成了肖特基或类肖特基接触，其中，肖特基接触位于局部各向同性刻蚀工艺所控制的位置上。在一个实施例中，源极1010和漏极1020电极与沟道区域1040的界面810横向位于隔离片610的下方并且对准栅极电极1040各边的边缘。在另一实施例中，源极1010和漏极1020电极与沟道区域1040的界面810横向位于隔离片610的下方和局部在栅极电极520的下方。在还有一个实施例中，在源极1010和漏极1020电极与沟道区域1040的界面810和栅极电极520的各边边缘之间形成了间隙。
虽然传统肖特基接触是陡峭的，但是本发明在硅衬底和金属之间使用了界面层。该界面层可以是超薄的，所具有的厚度大约为10nm或更小。于是，本发明特别期望在实现本发明的过程中类肖特基接触及其等效物十分有用。此外，界面层可以由具有导电、半导电或类绝缘特性的材料构成。例如，其中，可以使用氧化物或氮化物绝缘体的超薄界面层、可以使用通过掺杂物隔离技术所形成的超薄掺杂物层、或者可使用诸如锗的半导体的超薄界面层来形成类肖特基接触。
通过使用本发明的技术，可产生几方面的益处。首先，金属-绝缘体-半导体(MIS)结构提供了用于动态控制SB-MOS器件的有效肖特基势垒高度的手段。参照图11，示出了用于示例性MIS二极管器件的能带图。其基本工作原理和专门名词在1989年的、斯坦福大学的Mark Sobol ewski的博士学位论文中做成了描述。
在图11中，以理想的零电场状态示出了N型MIS二极管能带图。实际上，在界面绝缘体层可存在有限的内部场。金属功函数Φm(1105)和半导体电子亲和力χs(1110)被用来参考绝缘层的导带(1115)。Efm(1120)和Efs(1125)分别为金属和半导体费米能级，而Ec(1130)为导带。Vd(1135)和Vi(1140)分别为在半导体衬底耗尽区和绝缘体中的电势降，而ζ(1145)在半导体容积中为费米能级和导带深度之间的间隔。绝缘体厚度为ti(1150)且有效肖特基势垒高度Φb，1(1155)被定义为在硅-绝缘体界面处的Efm(1120)和Ec(1130)之间的间隔。在理想的零电场状态，由Φm(1105)和χs(1110)来确定Φd，1(1155)，这二者都为该系统的物理特性。
φb1＝φm-χs. 方程1在图12中，将正偏置施加给相对于接地的半导体衬底的金属，从而相对于Efs(1125)移动了Efm(1120)直到-V(1205)。这在界面绝缘体层εs(1210)感应出了电场，从而在绝缘体两端建立起电势降Vi(1215)。在这种状态，由方程2给出新的有效肖特基势垒高度Φb，2(1220)。
φb，2＝φm-χs-Vi＝φb，1-Vi方程2因此，在绝缘体界面层的电势降Vi(1215)提供了用量值Vi(1215)来动态控制改变在金属和半导体衬底之间的有效肖特基势垒高度Φb.2(1215)的手段。在绝缘体层中的电势降将是绝缘体层厚度ti(1150)、金属偏置1205以及在绝缘体处的电场强度εs(1210)和绝缘体介电常数的函数。
这些原理可应用于具有MIS源极和漏极接触的SB-MOS器件。当考虑MOSFET的工作特性时，与沟道区域相接触且就在栅极绝缘体下方的MIS源极电极部分决定了器件性能，尤其是在导通状态的情况下。此外，由于三端MOSFET结构，在MOSFET沟道区域中的电场具有二维的特征。为此，沿着源极电极与沟道区域的界面感应出的肖特基势垒调节是变化的，在源极与沟道和栅极绝缘体相交的地方具有最大值。下面的讨论涉及“有源”源极MIS区域。这是就在栅极绝缘体下方的源极MIS结构，在栅极电极下方沿着源极-沟道结延伸了大约5-20nm。它是栅极感应电场在MIS绝缘体中提供最强电势降且在导通状态发生从源极电极发出大约90％以上的电流的区域。
在截止状态，栅极和源极接触接地，而漏极以Vdd偏置，在源极MIS结构的绝缘体将提供第一电场，在绝缘体Vi，d两端产生第一电势降以及第一有效肖特基势垒高度Φbd。但是，在本发明的三端MIS源极-漏极MOSFET器件和两端MIS二极管之间的重要不同在于，在三端中，栅极电极紧紧位于源极的MIS结构的附近。取决于MOSFET几何结构，在源极电极移位10个纳米的同时，栅极电极可移位大约1nm。在导通状态，在源极和栅极都以Vdd偏置时，源极接触保持接地。由于栅极和源极的紧密接近，在有源源极MIS区域形成了充分大于第一电场的第二电场，从而在绝缘体Vidg两端感应出第二电势降以及第二有效势垒高度Φbdg。沿着与沟道区域相邻的源极电极的垂直方向部分，当栅极绝缘体向下移动时，栅极感应的电场会降低，从而使Vidg降低，而作为位置函数的Φbdg增加。肖特基势垒高度调节极大地影响了来自源极电极的电流发射特性。
对于SB-MOS技术，用导通状态的隧穿机理提供了来自源极电极的电流发射。图13示出了对于不具有MIS结构的传统n型SB-MOS器件在源极-沟道界面处的三种不同栅极偏置(Vg)的能带图。如图所示，在靠近源极电极的区域，导带形成近似三角形的势垒1310、1320、1330。通过该肖特基势垒的隧穿电流以指数关系对势垒高度Φb1340、以及肖特基势垒接触εs1350、1351、1352敏感。重要的是，注意对于该器件，势垒高度Φb1340是固定的，而栅极调节εs1350、1351、1352，从而隧穿电流随栅极偏置的增加而增加。
图14示出了对于具有MIS源极/漏极结构的N型SB-MOS器件在源极-沟道界面处的三种不同栅极偏置Vg的能带图。只示出了MIS绝缘体层的能带部分。在靠近源极电极的区域，导带再一次形成近似三角形的势垒1410、1420、1430。对于MIS器件而言，用栅极调节有效势垒高度Φb1440、1441、1442，同时调节εs1450、1451、1452，从而提供增加隧穿电流的两种机理，而不像传统SB-MOS器件那样只是一种机理(εs调节)。只要偏置Vg对于任何Vd该效应将发生，从而对低Vd将提供改善的驱动电流，降低了在低Vd的亚线性导通特性和提高了SB-MOS器件的导通性能，并提供更高的驱动电流。
重要的是，绝缘体不可太厚，这是因为电荷载流子的隧穿可能性将逐渐被绝缘体势垒所禁止，从而减少了将肖特基势垒调节到较低能级的好处。
MIS源极-漏极SB-MOS器件结构另外的好处是足够厚的绝缘体界面层，它将阻止金属状态的渗透，金属状态的渗透会导致硅中的阻塞(例如参见2003年D.Connelly等人在2003年京都VLSI研讨会上发表的“零势垒金属源极-漏极MOSFET的新进展(A New Route to Zero-Barrier MetalSource-Drain MOSFETs)”)。这提供了在任何栅极偏置之前影响初始势垒高度的手段，并可允许引入要被用作金属源极-漏极接触的其它金属或金属合金。
总之，在金属源极-漏极接触和MIS源极/漏极SB-MOS器件的半导体衬底之间设置的界面层提供了用于影响未偏置的初始有效肖特基势垒高度的手段，还提供了通过改变栅极、其次为漏极偏置来动态地调节肖特基势垒高度的手段。这使得可引入许多金属、金属硅化物和/或金属合金用于影响本发明教义的较佳实施例，而采用没有界面层的纯金属-半导体肖特基势垒结将是不可能的。它还使得可具有充分改善的低Vd接通特性和更高的驱动电流。
图15示出了本发明另一较佳示例性实施例的横截面视图，具体为金属-绝缘体-半导体(MIS)的源极-漏极SB-MOS结构1500。该实施例包括其中源极1505和漏极1510中的至少一个由第一1506和第二1507金属构成的SB-MOS器件，以使在源极和/或漏极区域没有掺杂。在这个实施例中，器件包括界面层1515，该界面层可以是导电的、半导电的或绝缘的，放置在第一金属1506和半导体衬底1501之间，界面层1515与沟道区域1520接触，从而与沟道区域1520形成第一肖特基势垒或类肖特基接触1525。该界面层1515还可放置在第二金属1506和半导体衬底之间，从而可与半导体衬底1501形成第二肖特基或类肖特基接触1526。
使用下面示例性工艺可提供第一和第二金属。在图8中示出的工艺步骤800之后，各向同性地沉积第一金属，包括在栅极电极下方的任何区域。随后各向异性地刻蚀第一金属。然后定向地沉积第二金属，以最小化在栅极电极侧壁上的沉积，且使用简短的各向同性的刻蚀以去除沉积在栅极电极侧壁或其它垂直表面上的任何金属。晶体管被掩蔽并提供更彻底的各向同性的刻蚀。在一个示例性实施例中，选择主要位于栅极电极下方的第一金属与沟道区域的肖特基势垒的高度特性，以便优化器件的驱动和/或优化器件的漏电流。在另一个示例性实施例中，填充源极-漏极区域的容积的第二金属可根据其电导率来选择，优选具有高电导率的金属。此外，也可设计成合金或金属的层叠以使例如它呈现出源极/漏极区域的容积和半导体衬底之间的中等间隙的势垒，以便同时对SB-NMOS和SB-PMOS二者控制截止状态泄漏。也可采用合金或金属层叠用于优化电导率或用于其工艺集成特性(诸如在形成用于敷金属和晶体管器件引线的接触孔的时候提供刻蚀停止的能力)的第二金属。前述的用于第一和第二金属的选择准则可应用于此和先前或随后揭示的所有其它实施例。
就哪种类型的第一和第二金属会影响本发明的教义而论，本发明不认可任何限制。因而，尤其期望使用晶体管级所常用的金属，诸如钛、钴等，以及提供适合的第一和第二肖特基势垒以优化器件性能的多种稀有金属及其它合金。也可采用各种金属硅化物，诸如硅化铂、硅化钯、硅化铱、和/或稀土硅化物，所有的金属硅化物应被认为在本发明的教义范围之内。在另一个实施例中，第一和第二金属是相同的，并且可用相同的工艺步骤或两种不同的工艺步骤来提供。
铟或砷层1540分别被用作NMOS或PMOS器件的沟道和衬底的掺杂物。硼可用作NMOS器件的沟道和衬底掺杂物。P型和N型器件的栅极电极1545分别由硼或磷掺杂的多晶硅膜制造。栅极电极1545具有栅极绝缘体1550和电性能绝缘侧壁1551，它们可以是氧化物、氮化物或不同绝缘材料的多层层叠，如图15的器件1500所示。
图16示出了本发明另一个较佳实施例的横截面视图，具体为金属-绝缘体-半导体(MIS)的源极-漏极SB-MOS结构1600。该实施例包括其中源极1605和漏极区域1610中的至少一个由第一1606和第二1607金属构成的SB-MOS器件，以使在源极和/或漏极区域没有掺杂。在这个实施例中，器件包括第一界面层1615，该界面层可以是导电的、半导电的或绝缘的，放置在第一金属1606和半导体衬底1601之间，第一界面层1615与沟道区域1620接触，从而与沟道区域1620形成第一肖特基势垒或“类肖特基”接触1625。另外，在第二金属1607和半导体衬底1601之间放置了第二厚的界面层1617。可用有角度的、旋转的沉积来提供第二界面层1617。不需要用相同的材料或第一界面层1615的材料来构成第二界面层1617。第二界面层对从第二金属传送到半导体衬底的电流设置了大的势垒。在另一示例性实施例中，第一和第二金属相同，并且可用相同的工艺步骤或两种不同的工艺步骤来提供。
第二界面层可由另外称为微-LOCOS工艺的源极-漏极定位的LOCOS工艺来提供。在图7示出的工艺步骤700之后，沉积薄的衬底氧化物，接下来沉积较厚的氮化物层。可用各向异性刻蚀刻蚀穿过源极-漏极区域中的氮化物和衬垫氧化物，暴露出半导体衬底。在已暴露的半导体衬底上热生长厚的氧化物，且磷带去除了任何已暴露的氮化物层。短时间的氢氟酸去除了沟道区域垂直侧壁上的衬垫氧化物，其后形成薄的热生长氮化物层。本实施例的一个优点是避免了将厚的绝缘体放置在栅极电极的上方，厚的绝缘体可以是直接淀积的绝缘体的结果。第一金属包括在栅极电极下方的任何区域被各向同性地沉积并被各向异性地刻蚀。定向地沉积第二金属，以最小化在栅极电极侧壁上的沉积，且使用简短的各向同性的刻蚀以去除沉积在栅极电极侧壁或其它垂直表面上的任何金属。晶体管被掩蔽并提供对第二金属更彻底的各向同性的刻蚀。就哪种类型的第一或第二金属会影响本发明的教义而论，本发明不认可任何限制。因而，尤其期望使用晶体管级所常用的金属，诸如钛、钴等，以及提供适合的第一肖特基势垒以优化器件性能的多种稀有金属及其它合金。也可采用各种金属硅化物，诸如硅化铂、硅化钯、硅化铱、和/或稀土硅化物，所有的金属硅化物应被认为在本发明的教义范围之内。
铟或砷层1640分别被用作NMOS或PMOS器件的沟道和衬底掺杂物。硼可用作NMOS器件的沟道和衬底的掺杂物。P型和N型器件的栅极电极1645分别由硼或磷掺杂的多晶硅膜制造。或者，可使用金属栅极。栅极电极1645具有栅极绝缘体1650和电性能绝缘侧壁1660，它们可以是氧化物、氮化物或不同绝缘材料的多层层叠，如图16的器件1600所示。
参照图16，在另一个示例性实施例中，可使用金属-半导体(MIS)源极-漏极SB-MOS结构。在这种结构中，可不提供第一界面层1615，以使第一金属1606与沟道区域1620直接接触。要强调，没有界面层设置在第一金属1606和沟道区域1620之间。在这一实施例中，第一金属层1606可以是金属、合金或硅化物。此外，可使用上述的相同方法来设置第二金属层1607，包括例如定向沉积技术。
图17示出了本发明另一个较佳实施例的横截面视图，具体为金属-绝缘体-半导体(MIS)的源极-漏极SB-MOS结构1700。该实施例包括其中源极1705和漏极1710区域中的至少一个由第一1706和可选的第二1707金属构成的SB-MOS器件，以使在源极和/或漏极区域没有掺杂。在这个实施例中，器件包括界面层1715，该界面层可以是导电的、半导电的或绝缘的，放置在第一金属1706和半导体衬底1701之间，界面层1715与沟道区域1720接触，从而与沟道区域1720形成第一肖特基势垒或“类肖特基”接触1725。源极1705和漏极1710区域与内嵌的氧化物1717接触，诸如SOI衬底的嵌入氧化物。该嵌入的氧化物1717提供了对从第二金属1707传送到半导体衬底1701的电流的大的势垒，从而减少了源极-漏极漏电流。在另一示例性实施例中，第一和第二金属1706、1707相同，并且可用相同的工艺步骤或两种不同的工艺步骤来提供。
使用下面示例性工艺可提供第一和第二金属。在图8中示出的工艺步骤800之后，各向同性地沉积第一金属，包括在栅极电极1745下方的任何区域。随后，各向异性地刻蚀第一金属1706。然后，定向地沉积第二金属，以最小化在栅极电极1745的侧壁1760上的沉积，且使用简短的各向同性的刻蚀以去除沉积在栅极电极侧壁1760或其它垂直表面上的任何金属。晶体管被掩蔽并提供对第二金属1707更彻底的各向同性的刻蚀。基于前述的准则选择第一和第二金属1706、1707。另一示例性实施例中，第一和第二金属1706、1707相同，并且可用相同的工艺步骤或两种不同的工艺步骤来提供。
铟或砷层分别被用作NMOS或PMOS器件的沟道掺杂物。硼可用作NMOS器件的沟道和衬底的掺杂物。P型和N型器件的栅极电极1745分别由硼或磷掺杂的多晶硅膜制造。或者，可使用金属栅极。栅极电极1745具有栅极绝缘体1750和电性能绝缘侧壁1760，它们可以是氧化物、氮化物或不同绝缘材料的多层层叠，如图17的器件1700所示。
参照图17，在另一个示例性实施例中，可使用金属-半导体(MIS)的源极-漏极SB-MOS结构。在这种结构中，可不提供界面层1715，以使第一金属1706与沟道区域1720直接接触。要强调，没有界面层设置在第一金属1706和沟道区域1720之间。在这一实施例中，第一金属层1706可以是金属、合金或硅化物。此外，可使用上述的相同方法来设置第二金属层1707，包括例如定向沉积技术。
本发明尤其适用于要生产短沟道长度的MOSFET的情况下使用，特别是沟道长度在小于100nm的范围内。但是，在本发明的教义中，对本发明的教义应用于这些短沟道长度器件没有任何限制。采用任何尺寸的沟道长度都可具有本发明教义的有利使用。本发明还期望使用更多的沟道、衬底和阱区离子注入分布。例如，沟道离子注入可以是简单的分布，其分布在垂直方向明显不同，且在横向通常为恒定的。或者，例如沟道离子注入分布可以大致是对称的，横向最大浓度大约在沟道区域的中心。或者，可使用横向和垂直不均匀的掺杂分布。
尽管已经参考较佳实施例描述了本发明，但是本领域熟练技术人员将会认识到，可以在不背离本发明的精神和范围的条件下在形式和细节上进行各种变化。本发明可以应用于任意数量的沟道、衬底和阱区离子注入分布。本发明适用于金属源极漏极技术的任何使用，无论是采用SOI衬底、应变硅衬底、SiGe衬底、FinFET技术、高K栅极绝缘体、和金属栅极。该列举并没有限制。采用金属源极-漏极接触来调整电流的流动的任何器件都将具有本文所教授的益处。
然而，本发明特别适用于SB-MOS半导体器件所使用，它也可以用于其它半导体器件。因此，尽管本说明书描述了SB-MOS所使用的制造工艺，但是这些内容也应该广泛地理解成包括用于调整具有两点或多点电性能接触且其中至少一个电性能接触是肖特基或类肖特基接触的导电沟道电流流动的任何器件。
权利要求
1.一种MOSFET器件，包括半导体衬底上的栅极电极；半导体衬底上的源极电极和漏极电极，其中所述源极电极和所述漏极电极中的至少一个是金属；以及在所述衬底与所述金属源极和漏极电极中的至少一个电极之间的界面层。
2.如权利要求1所述的器件，其特征在于，所述界面层设置在至少邻近所述栅极电极的区域内。
3.如权利要求1所述的器件，其特征在于，所述衬底和所述金属源极和漏极电极中的至少一个电极之间的全部肖特基或类肖特基结包括所述界面层。
4.如权利要求1所述的器件，其特征在于，至少在邻近所述栅极电极的区域中，所述衬底与所述金属源极和漏极电极中的至少一个电极之间的肖特基或类肖特基结包括所述界面层。
5.如权利要求1所述的器件，其特征在于，具有所述界面层的所述金属源极和漏极电极中的至少一个电极与所述衬底形成肖特基或类肖特基结。
6.如权利要求1所述的器件，其特征在于，所述界面层包括绝缘体。
7.一种制造用于调节电流流动的MOSFET器件的方法，该方法包括在半导体衬底上制备栅极电极；暴露在邻近所述栅极电极的区域内的所述半导体衬底；使用至少局部的各向同性刻蚀来刻蚀在暴露的所述区域上的半导体衬底；在所述半导体衬底的所述刻蚀区域中沉积金属薄膜；以及使所述金属与所述半导体衬底反应，以使形成肖特基或类肖特基源极电极和漏极电极中的至少一个。
8.如权利要求7所述的方法，其特征在于，所述刻蚀步骤是使用横向刻蚀速率大约是垂直刻蚀速率的1/10至10倍的刻蚀进行的。
9.如权利要求7所述的方法，其特征在于，所述刻蚀步骤是使用具有大致相同的横向与垂直刻蚀速率的刻蚀进行的。
10.如权利要求7所述的方法，其特征在于，所述栅极电极可采用下列步骤制备在所述半导体衬底上制备薄的绝缘层；在所述薄的绝缘层上沉积薄的导电膜；对所述薄导电膜进行图形化和刻蚀，以形成栅极电极；以及，在所述栅极电极的至少一个侧壁上形成至少一层薄的绝缘层。
11.如权利要求7所述的方法，其特征在于，在形成所述的肖特基或类肖特基源极和漏极电极之后，从MOSFET器件去除未反应的金属。
12.如权利要求7所述的方法，其特征在于，所述反应步骤通过热退火来进行。
13.如权利要求7所述的方法，其特征在于，所述源极电极和漏极电极由硅化铂、硅化钯、硅化铱所构成的组中的成分形成，而所述半导体衬底中的沟道掺杂物从砷、磷和锑构成的组中来选择。
14.如权利要求7所述的方法，其特征在于，所述源极电极和漏极电极由稀土硅化物所构成的组中的成分形成，而所述半导体衬底中的沟道掺杂物从硼、铟和镓构成的组中来选择。
15.如权利要求7所述的方法，其特征在于，至少在邻近源极和漏极电极之间的沟道的区域中形成肖特基或类肖特基接触。
16.如权利要求7所述的方法，其特征在于，所述源极电极和所述漏极电极中的至少一个的整个表面与所述半导体衬底形成肖特基或类肖特基接触。
17.如权利要求7所述的方法，其特征在于，在制备所述栅极电极步骤之前，对所述半导体衬底引入掺杂物。
18.如权利要求7所述的方法，其特征在于，所述半导体衬底具有在垂直方向上显著变化而在横向方向基本恒定的沟道掺杂物浓度。
19.一种制造用于调节电流的流动的器件的方法，该方法包括暴露在接近于栅极电极的区域内的半导体衬底；使用至少局部的各向同性刻蚀来刻蚀在暴露区域上的所述半导体衬底；以及，沉积和热退火薄膜金属和所述半导体衬底，以形成肖特基或类肖特基的源极电极或漏极电极。
20.如权利要求19所述的方法，其特征在于，所述刻蚀步骤是使用横向刻蚀速率大约是垂直刻蚀速率的1/10至10倍的刻蚀进行的。
21.如权利要求19所述的方法，其特征在于，所述刻蚀步骤是使用具有大致相同的横向与垂直刻蚀速率的刻蚀进行的。
22.如权利要求19所述的方法，其特征在于，所述刻蚀步骤是使用具有横向和垂直刻蚀速率的刻蚀来进行的，以使器件的沟道宽度减小大约百分之一到百分之五十。
23.如权利要求19所述的方法，其特征在于，所述半导体衬底在所述沉积步骤的过程中被加热，以促进金属原子沿所述半导体衬底的表面进行表面扩散。
全文摘要
提供了一种用于调节电流的流动的器件及其制造方法。该器件包括与半导体衬底形成肖特基势垒或类肖特基结的金属—绝缘体—半导体的源极—漏极接触。该器件包括在半导体衬底和金属源极和/或漏极电极之间的界面层，从而可通过施加不同的偏置条件来动态地调节肖特基势垒的高度。动态的肖特基势垒调节为低的漏极偏置条件提供了增加的电流，降低了肖特基势垒MOSFET器件的亚线性导通特性并改善了器件性能。
文档编号H01L29/41GK1886826SQ200480035196
公开日2006年12月27日 申请日期2004年10月21日 优先权日2003年10月22日
发明者J·P·斯奈德, J·M·拉森 申请人:斯平内克半导体股份有限公司